Hur temperatur och bakre grindspänning påverkar MOSFET:ers prestanda och design av AMS-kretsar

Vid utformning av avancerade analog- och blandade signaler (AMS)-kretsar är det avgörande att förstå hur olika faktorer som temperatur, bakre grindspänning (VBG) och strömtäthet påverkar prestanda och effektivitet. I denna kontext, när man tittar på förhållandet mellan normaliserad transkonduktans (gm/W) och strömtäthet (IDS/W), kan det ses att olika VBG-värden ger överlappande kurvor både i mättnad och i subtröskelområden. Detta fenomen förstärker den grundläggande idén att CMOS-kretsdesign, baserad på att justera strömtätheten istället för VGS eller VGS − Vt, är i stort sett okänslig för variationer i tröskelspänning (Vt). Detta gör det möjligt att skapa kretsar som är mindre känsliga för tillverkningsvariationer och samtidigt bibehåller hög prestanda vid olika temperaturer.

Det är också viktigt att notera att den strömtäthet där den normaliserade transkonduktansen når sitt maximum förblir ganska konstant över ett brett temperaturintervall, från 2 K till 300 K. Detta ger värdefulla insikter för design av AMS-kretsar som både är robusta mot processvariationer och har de bästa prestandaindikatorerna (FoM) vid olika temperaturer. Vid låg temperatur (2 K) förbättras den maximala gm-värdet med 25 % för p-MOSFET och 35 % för n-MOSFET jämfört med vid rumstemperatur (300 K). Detta beror på förbättrad mobilitet vid låg temperatur, vilket har observerats av flera forskargrupper.

Det är också intressant att notera hur gm/IDS förhållandet varierar med strömtätheten vid olika temperaturer. När MOSFET:er drivs vid mycket låga strömtätheter i subtröskelområdet, uppnår gm/IDS ett maximalt värde som närmar sig den för ett bipolärt transistors. Vid 2 K är dessa värden betydligt högre än vid rumstemperatur och liknar dem som uppmätts i FinFETs. Detta ger en stor fördel när man designar lågspännings-, lågströmskretsar, där MOSFET:er ofta drivs nära eller i subtröskelområdet, eftersom gm/IDS i denna region ger en prestanda nära den för en bipolär transistor men med den fördelen att tröskelspänningen är lägre.

I praktiska tillämpningar innebär detta att när man designar kretsar för lågströms- och lågspänningsapplikationer, kan FDSOI MOSFET:er användas för att skapa kretsar med både hög effektivitet och låg strömförbrukning. Detta gör det möjligt att skapa kretsar med hög linjäritet och låg distorsion, vilket är viktigt för många analoga tillämpningar. För högfrekventa tillämpningar innebär den ökade gm och ION att kretsarna kan uppnå högre prestanda utan att öka spänningsförsörjningen, vilket minskar både den statiska och dynamiska effekten på strömförbrukningen.

Vid design av operationsförstärkare är den intriniska spänningsförstärkningen (AV) också en avgörande prestandafaktor. Här har VBG-värdet en märkbar inverkan, och förändringen i AV vid olika VBG-värden kan hjälpa till att optimera prestandan för sådana kretsar. Vid olika VBG-värden visar kurvorna att AV kan förbättras från 12 till 16 vid 300 K när VBG ändras från 4 V till 0 V.

En ytterligare aspekt som måste beaktas är hur djup subtröskelregimen påverkar transkonduktans och gm/IDS. Vid låga strömtätheter kan oscillationer och fluktuationer i strömtätheten (IDS), gm och gm/IDS uppstå, särskilt vid mycket låga temperaturer (2 K), vilket kan orsaka negativa transkonduktansvärden. Detta fenomen är universellt i tunn-kanalsenheter och bör beaktas vid design av AMS-kretsar för cryogena temperaturer. Därför bör man vid arbete vid mycket låga temperaturer se till att designmodellerna fångar tunnlingseffekter och Coulomb-blockad för att förhindra drift i områden med negativ transkonduktans.

Vid design av kretsar för cryogena temperaturer är det viktigt att förstå och noggrant kontrollera dessa effekter. När man arbetar med FDSOI MOSFETs vid låga temperaturer och med bakre grindspänning i djup subtröskelområde, måste dessa fluktuationer beaktas för att förhindra att kretsarna försämras eller misslyckas vid drift under extrema förhållanden. Genom att justera designen noggrant för att minimera dessa effekter kan man maximera både prestanda och stabilitet i cryogena tillämpningar.

Hur optimering av transistorbias och temperaturintervall påverkar prestanda i avancerade låg-noise förstärkare (LNA) och kvantprocessorers arkitektur

För att uppnå en minimal differentiell ingångsstömm och maximal förstärkningsbandbredd har designen av förstärkaren anpassats genom noggrant val av transistorers biasförhållanden. I enlighet med denna strategi ställs transistorerna i ingångsstadiet in på ett IDS/W-värde om 0,21 mA/μm. Detta är särskilt relevant i sammanhang där ett lågt signalbrus är kritiskt för att maximera prestanda i system som arbetar vid mycket höga frekvenser. I det här fallet använder designen bakåtgående gate-spänningar för att optimera linjäritet och bandbredd över hela kedjan.

Till skillnad från de höga frekvenserna för LNA vid 160 GHz, där bak-gate-spänningarna användes för att kontrollera förstärkningen, fokuserar denna konstruktion på att maximera bandbredden och linjäriteten för hela kedjan med hjälp av justerade biasförhållanden. Efterföljande förstärkande sektioner, såsom den variabla förstärkaren (VGA) och den fasta förstärkaren Cherry Hooper (CH), är också kalibrerade för att ge en balanserad förbättring av prestanda över det frekvensområde som används.

Den simulerade differentialtransimpedansförstärkningen (Z21) och det motsvarande ingångsstömmbruset, som visas i figuren, bekräftar att bandbredden för ingångsstadiet sträcker sig över 70 GHz, medan hela kedjans bandbredd reduceras till 45 GHz. En viktig aspekt här är att förbättringen av bandbredd och brus endast gäller för differentialt driftläge, vilket innebär att den enskilda signalens bandbredd är något mindre, omkring 35 GHz.

Det är också intressant att notera att det finns en märkbar skillnad i prestanda när man jämför mätningarna av Z21, S22 och inresistans (Rin) upp till 67 GHz. Detta demonstrerar hur den simulerade modellen matchar den verkliga enhetens resultat, vilket är ett bevis på de effektivt implementerade optimeringarna för systemet. Transientsimuleringarna för ögondiagrammen vid 150 GBaud visar en stabil och ren signal vid utgången av gm-boostade TIA-steget, vilket stöder användningen av dessa teknologier i höghastighetskommunikationssystem.

För en ännu mer specialiserad tillämpning kan denna teknik implementeras i kvantprocessorer. Vid extremt låga temperaturer (2–70 K) kan den optimera prestanda utan att omdesigna eller förändra strömförbrukningen, vilket är avgörande för att integrera klassisk kontroll och kvantkontroll i samma monolitiska chip. Designen av en 80 GHz cryogen PLL är en sådan tillämpning som utnyttjar justerbara PLL-bandbredd för att säkerställa snabb uppsättning och noggrann drift under extrema förhållanden.

En framstående egenskap hos denna PLL är dess förmåga att bibehålla stabilitet och låg fasbrus även vid temperaturer nära den absoluta nollpunkten. Detta ger en betydande förbättring av systemets prestanda vid 50 K, särskilt i relation till fasbrus och integrerade fasfel. Med denna typ av teknik minskar risken för felaktig kvantrotation av spinqubits i kvantprocessorers kontrollkretsar, vilket gör det möjligt att uppnå mycket noggranna manipulationer av kvantbitarnas tillstånd även under extrem kyla.

Hur SAR ADC fungerar i 28nm CMOS-teknologi

I utvecklingen av höghastighetsanalog-till-digital-omvandlare (ADC) har SAR ADC:er (Successive Approximation Register ADC) blivit ett viktigt val för många applikationer. I denna kontext, där vi använder 28nm CMOS-teknologi, erbjuder dessa omvandlare både hög hastighet och effektivitet, vilket gör dem till en attraktiv lösning för applikationer inom mobilkommunikation, Internet of Things (IoT) och radioteknik. År 2020, vid den 27:e IEEE International Conference on Electronics, Circuits and Systems, publicerades en detaljerad studie som belyser implementeringen och optimeringen av SAR ADC i den avancerade 28nm CMOS-processen.

SAR ADC:er arbetar genom att successivt närma sig det exakta digitala värdet av en analog signal, vilket gör dem mer effektiva jämfört med äldre ADC-typer som exempelvis flash ADC. Den här successiva approximationen gör det möjligt för SAR ADC:er att uppnå mycket noggranna digitaliseringar av analog data med betydligt färre komponenter och lägre effektförbrukning, jämfört med andra ADC-typer. En av de största fördelarna med SAR ADC i 28nm CMOS är möjligheten att arbeta vid mycket höga samplingshastigheter samtidigt som de behåller en hög signalförstärkning och bra linjäritet.

En särskild utmaning när man designar höghastighets ADC:er är att hantera och reducera störningar från bland annat klockjitter och termisk brus. SAR ADC:er är mycket känsliga för dessa faktorer, särskilt när de arbetar vid mycket höga samplingshastigheter (som i fallet med den 74GS/s flash ADC som används i W-bandmottagare). Detta ställer höga krav på den elektroniska konstruktionen och kräver en noggrant designad förförstärkare (T&H) som kan hantera dessa effekter utan att äventyra noggrannheten i signalbehandlingen.

I praktiken innebär detta att SAR ADC:er i 28nm CMOS-teknologi måste inkludera flera avancerade tekniker för att säkerställa att ADC:ns prestanda inte påverkas negativt av faktorer som klockjitter och termiska effekter. En av de viktigaste teknikerna som används är att implementera en ultrabredbandig spår- och hållkrets (UWB T&H). Denna krets fungerar som den första steget i ADC-processen och är avgörande för att bibehålla hög noggrannhet vid samplingspunkterna. För en ADC som opererar på 74GS/s behövs en T&H som kan leverera mer än 5,5 bits effektivt upplösning, vilket kräver en noggrant utformad och kalibrerad T&H för att minska fel från klockjitter och andra källor till brustärningar.

För att uppnå en så hög samplingshastighet används en 4X-tidsinterleaved (TI) arkitektur, där fyra separata samplingskanaler arbetar parallellt. Detta gör det möjligt att uppnå en samplingshastighet på upp till 74GS/s, samtidigt som den nödvändiga linjäriteten och isoleringen mellan kanalerna bibehålls. En ytterligare fördel med denna arkitektur är att den minskar den totala strömförbrukningen, då två T&H-linjer delar på samma ingångsbuffer och därmed minskar den totala kapacitansen i systemet.

En viktig aspekt att förstå för läsaren är att när ADC:er arbetar vid sådana höga samplingshastigheter och hanterar mycket höga frekvenser, är förlust av noggrannhet som ett resultat av klockjitter en allvarlig problematik. Jitter innebär att tidpunkten för när varje samplingspunkt tas inte är exakt, vilket leder till felaktiga digitala värden. För att motverka detta måste T&H-kretsen vara så noggrant designad att den inte förlorar värdefull information under de korta tidsperioder som den samlar in data.

Sammanfattningsvis, när man arbetar med SAR ADC i 28nm CMOS-teknologi är det avgörande att varje komponent och designaspekt, från spår- och hållkretsar till klockgenerering och samplingsarkitektur, är optimerad för att möta de extremt höga krav som ställs vid högfrekventa tillämpningar. Genom att noggrant hantera både den elektroniska konstruktionen och de fysikaliska begränsningarna av CMOS-teknologin, kan dessa avancerade ADC:er leverera exceptionell prestanda i allt från trådlös kommunikation till radar- och IoT-applikationer.

Hur kan bak-gateeffekten och substratkapacitans förbättra prestanda för RF-switchar i CMOS FDSOI-processer?

I RF-switchar som är baserade på CMOS FDSOI-processer (Fully-Depleted Silicon On Insulator) spelar flera faktorer en avgörande roll för att förbättra både spänningshantering och växlingsegenskaper. En viktig effekt som ofta utnyttjas för att optimera dessa switchar är bak-gateeffekten, som är nära kopplad till tjockleken på BOX-lagret (buried oxide). Denna effekt är omvänt proportionell mot BOX-lagerets tjocklek, vilket innebär att effekten blir mest signifikant när BOX-lagret är mycket tunt, under 10 nm. Genom att utnyttja ett BOX-lager med en tjocklek som ligger i spannet 5–20 nm, kan man uppnå förbättrad RF-prestanda, vilket är avgörande för högfrekventa tillämpningar.

Det är dock viktigt att förstå att det finns en konflikt mellan detta krav och en annan designstrategi som fokuserar på att använda ett tjockare BOX-lager för att minska kapacitansen i off-state (Cds). I praktiska tillämpningar är det ofta en balansgång mellan att minska denna kapacitans och att utnyttja bak-gateeffekten för att förbättra växlingsegenskaperna. Denna trade-off syns tydligt i designmodeller där en tjockare BOX-lager kan minska den off-state kapacitansen men samtidigt dämpa fördelarna från bak-gateeffekten.

Vid design av stackade RF-switchar, som används för att hantera högre RF-spänningar, är en annan viktig aspekt att förstå hur växlingstiden och den totala resistansen påverkas av antalet transistorlager som används. Ju fler lager, desto högre blir den totala resistansen (Ron) och kapacitansen i off-state (Coff), men förhållandet mellan dessa storheter tenderar att förbli konstant om man håller transistorbredden densamma. Det finns dock praktiska hinder som PCB-parasititeter och inkapsling som kan påverka dessa parametrar och skapa en ökning av RonCoff-förhållandet i högeffekt-switchar.

En annan aspekt av RF-switchars prestanda är den effekt som substratkapacitansen har, särskilt i höga spänningar. Eftersom RF-switcharna är uppbyggda av staplade transistorer blir substratkapacitansen Csub en kritisk faktor för designen av högspännings-RF-switchar. Substratkapacitansen påverkar fördelningen av spänning i transistorstacken samt de icke-linjära egenskaperna hos switcharna. Denna kapacitans, som uppstår mellan switchcellerna och marken, kan beräknas genom olika analytiska modeller som baseras på mikrovågstransmissionslinjer och 3D-elektromagnetiska simuleringar. Det är dock inte alltid möjligt att direkt mäta substratkapacitansen, vilket gör dessa beräkningsmodeller avgörande för korrekt dimensionering av switchen.

Vid utvärdering av substratkapacitansen är en av de mest använda metoderna Wheelers formel, som kan appliceras på både wire-bonded och flip-chip konfigurationer av RF-switchar. Eftersom substratkapacitansen är beroende av flera faktorer som tjockleken på det isolerande lagret och den relativa permittiviteten hos substratet, är det viktigt att korrekt förstå dessa parametrar för att kunna förutsäga och förbättra prestandan hos en RF-switch.

Att förbättra växlingstid och energieffektivitet är alltid en utmaning i designen av högeffektiva RF-switchar. Växlingstiden är direkt relaterad till tidskonstanterna för de staplade transistorerna, som bestäms av kapacitansen hos gateoxid och motståndet hos biaskomponenterna. För att minska växlingstiden krävs att man reducerar resistansen i bias-nätverken, men detta påverkar å andra sidan de ohmiska förlusterna i off-state. Därför måste en noggrann balans upprätthållas mellan att förbättra växlingstiden och att hålla strömbortfallet till ett minimum.

Endtext

Hur kan man förbättra växlingstid för RF-strömbrytare i CMOS FDSOI-process?

I denna studie undersöks växlingstider för RF-strömbrytare och deras prestanda i en CMOS FDSOI-process. Specifikt belyses en strömbrytare med accelererad växlingstid och hur den jämförs med en konventionell design. Genom att använda en kontrollerad testmiljö har växlingstid och linjäritet för en shunt strömbrytare under olika förhållanden mätts och analyserats.

Dessa förbättringar i växlingstid ger betydande fördelar i applikationer som kräver snabb respons, särskilt inom områden som 5G och framtida telekommunikationsteknologier, där hastigheten på växling mellan olika tillstånd spelar en avgörande roll för den övergripande prestandan och effektiviteten hos systemet.

För att säkerställa att den accelererade växlingstidstekniken inte påverkar strömbrytarens linjäritet, testades även harmonisk distorsion i DUT vid off-tillstånd. Vid 900 MHz och olika effektnivåer, varierande mellan 20 dBm och 48 dBm, analyserades den tredje harmoniska effekten på 2700 MHz. De uppmätta resultaten visade att kurvorna för strömbrytaren med och utan accelerationen överensstämde nästan perfekt, vilket tyder på att den accelererade växlingstekniken inte negativt påverkar linjäriteten. Små avvikelser mellan kurvorna var inom mätvariationer och produktionsvariabilitet.

Vidare visades det att strömbrytaren i off-tillstånd har en insättningsförlust som är nästan identisk för både den accelererade och konventionella lösningen. Vid högre frekvenser visade sig dock strömbrytaren med acceleration ha något lägre förluster, vilket kan bero på ökningen av den totala shuntresistansen från bias-nätverket. I "on"-läget var båda strömbrytarna lika effektiva med en resistans på 2,15 Ω vid låga frekvenser.

Det är också viktigt att förstå att den accelerationsteknik som beskrivs här inte bara handlar om att optimera växlingstider. Även om förbättrade växlingstider ger uppenbara fördelar i snabbare systemrespons, finns det även en mängd andra faktorer som spelar in vid utvärdering av en strömbrytare i praktiska tillämpningar. Bland dessa faktorer ingår stabilitet, hållbarhet vid höga frekvenser och temperaturer samt effektivitet i hela det elektriska nätverket. En noggrann balans mellan alla dessa parametrar är nödvändig för att skapa en hållbar och effektiv RF-strömbrytare för kommande generationers kommunikationssystem.