L'une des avancées majeures dans le domaine des technologies de semi-conducteurs réside dans l'optimisation des performances des dispositifs FDSOI (Fully Depleted Silicon-On-Insulator) à des températures extrêmement basses. Cela devient particulièrement crucial lorsqu'il s'agit d'applications quantiques, où des températures proches du zéro absolu, telles que 2 K, sont requises pour garantir des performances idéales et minimiser les erreurs. Dans ce contexte, l'optimisation des circuits à température cryogénique est une démarche incontournable, et il est essentiel de comprendre l'impact de la conception de circuits et des méthodes de modélisation sur la performance à ces températures extrêmes.

Les transistors MOSFET FDSOI se distinguent par leurs caractéristiques uniques, telles que la capacité à manipuler des tensions de grille arrière (back-gate), permettant ainsi de mieux contrôler les performances du dispositif. Cela est particulièrement bénéfique pour les applications à large gamme de température, allant de 2 K à 400 K, contrairement aux technologies CMOS classiques, telles que les transistors à grille planaires ou FinFET, qui offrent des performances plus limitées dans cette plage thermique étendue. L'un des points les plus cruciaux est la gestion de l'oscillation de phase (PLL) et de son signal de référence. Il devient évident que pour un processeur quantique performant, la PLL et son signal de référence doivent être exploités à des températures cryogéniques afin de réduire le jitter et les taux d'erreur. Ce processus est essentiel pour maintenir la stabilité et la précision des calculs dans un environnement quantique où les erreurs doivent être minimisées.

Dans les applications telles que le radar à ondes millimétriques, la radiofréquence, les fibres optiques et les systèmes de calcul quantique, l'utilisation de transistors FDSOI permet d'atteindre des performances élevées grâce à une meilleure gestion des propriétés électriques des matériaux à température très basse. De plus, les transistors FDSOI présentent une faible consommation énergétique et un faible bruit à ces températures, ce qui les rend particulièrement adaptés aux circuits numériques et analogiques dans les domaines de la détection et de la communication.

Le contrôle de la tension de la grille arrière offre un avantage supplémentaire dans l'adaptation des circuits aux besoins spécifiques de l'application. Par exemple, dans les circuits de détection quantique, cette capacité à ajuster finement les caractéristiques électriques des transistors permet d'optimiser la sensibilité et la précision des mesures, essentielles pour la réussite des expériences en physique quantique. Ce type d'optimisation devient encore plus pertinent dans le cadre de projets de grande envergure, tels que le projet Horizon 2020 IQubits, financé par des organisations comme le NSERC et Ciena, qui explore des technologies avancées de calcul quantique.

En outre, la conception algorithmique des circuits pour ces applications nécessite une adaptation constante des méthodologies de conception pour tirer parti de ces caractéristiques uniques des transistors FDSOI. Les circuits doivent être modélisés de manière à anticiper les variations de température et à garantir une stabilité à long terme. Par exemple, des circuits analogiques et des amplificateurs de lecture pour les processeurs quantiques doivent être conçus en tenant compte des effets thermiques et du bruit qui peuvent apparaître à des températures cryogéniques. Cela permet non seulement d'améliorer les performances, mais aussi de prolonger la durée de vie des dispositifs dans des environnements de travail exigeants.

Les technologies telles que les transistors à jonction ou les dispositifs SiGe HBT, qui sont également utilisés dans les circuits à haute fréquence, offrent des performances intéressantes dans le domaine de la communication et de la détection à très hautes fréquences. À des températures cryogéniques, ces dispositifs peuvent être caractérisés pour optimiser leur fonctionnement dans des circuits à large bande passante, avec des caractéristiques de bruit minimal et de faible distorsion, indispensables pour des applications de pointe comme la détection radar à haute fréquence ou les systèmes de communication quantique.

Il est essentiel de noter que les méthodes de caractérisation cryogénique doivent être adaptées spécifiquement pour chaque technologie, afin de garantir que les résultats des tests soient représentatifs des conditions réelles d'opération. L'importance d'une telle approche réside dans la capacité à reproduire les conditions réelles dans un environnement contrôlé, ce qui permet de mieux comprendre les limites de chaque dispositif et d'adapter les circuits en conséquence.

Pour l'optimisation des performances des dispositifs à des températures extrêmement basses, il est également crucial de se concentrer sur la réduction des pertes de signal, le contrôle des phénomènes de dissipation thermique et la gestion des courants de fuite, qui peuvent devenir des facteurs limitants à basse température. Ces aspects doivent être intégrés dans la conception de manière systématique pour garantir que les circuits atteignent leur potentiel maximal tout en minimisant les risques d'erreurs ou de défaillances.

Comment la technique de "bandwidth boosting" améliore la linéarité et la bande passante des amplificateurs T&H pour les ADCs intercalés dans les systèmes de communication sans fil de prochaine génération

L'évolution des standards de communication sans fil, notamment l’émergence de la 6G, impose des débits de données atteignant plusieurs gigabits par seconde. Dans ce contexte, les chercheurs se concentrent sur les ADCs (Convertisseurs Analogique-Numérique) ultra-large bande, à faible bruit et à haute linéarité, capables de supporter ces débits élevés. L'un des défis majeurs réside dans la réduction de la taille des composants, en vue de proposer des solutions CMOS monocircuits qui éliminent plusieurs éléments RF traditionnels tout en optimisant la consommation énergétique et l’espace silicium. Cette tendance est rendue possible par le rétrécissement des tailles des technologies CMOS qui permettent des fréquences de transit supérieures à 400 GHz et un faible bruit de phase.

L’échantillonnage direct du signal RF, réalisé en rapprochant l'ADC de l'antenne, permet de réduire le nombre de mélangeurs, d'abaisser le facteur de bruit et d’améliorer la flexibilité et l'efficacité de l’espace. Cependant, pour atteindre des débits de données aussi élevés, il est nécessaire que les ADCs puissent effectuer des échantillonnages à des vitesses de l’ordre de plusieurs gigasamples par seconde (GS/s), ce qui requiert une large bande passante d’entrée et une horloge à faible bruit de phase. L’un des moyens d’atteindre ces objectifs est d’intégrer des amplificateurs T&H (Track-and-Hold) à des échantillons intercalés, lesquels offrent des avantages en termes de linéarité et de bande passante. Ces amplificateurs jouent un rôle crucial dans la réduction des erreurs dues à l’intercalage du temps, en complément de l’utilisation de buffers d’entrée et de la capacité d’échantillonnage accrue.

Les amplificateurs T&H, lorsqu’ils sont conçus avec des techniques de "bandwidth boosting" (amélioration de la bande passante), deviennent un élément essentiel pour répondre aux exigences de bande passante élevée, tout en minimisant la consommation d'énergie. Le principe sous-jacent repose sur l’optimisation de l'architecture interne des amplificateurs, en particulier par l’application d'un biais corporel dans des technologies CMOS de type FDSOI (Fully Depleted Silicon-On-Insulator), telles que la technologie 22 nm FDSOI. Ce biais corporel permet d’améliorer la linéarité du circuit tout en augmentant sa bande passante, en ajustant dynamiquement la tension seuil des transistors, et en réduisant ainsi la résistance de conduction du commutateur d’échantillonnage, ce qui mène à une performance plus élevée à des fréquences plus élevées.

L'un des modèles les plus performants dans ce domaine est un amplificateur T&H fonctionnant à 12 GS/s, qui intègre cette technique de biais corporel pour booster la bande passante tout en maintenant une faible consommation d’énergie. Ce type d'amplificateur utilise un buffer d'entrée avec une faible impédance de sortie, de l'ordre de 8.3 Ω, et un courant de buffer de 13 mA, permettant ainsi d'atteindre un temps de montée de 6 ps et un rapport signal-bruit (SNR) supérieur à 49 dB sur l’ensemble de la chaîne d’amplification. La capacité d'échantillonnage nécessaire pour cet amplificateur est de 600 fF, permettant une large plage dynamique, essentielle pour des systèmes ADCs de haute performance.

L’analyse en petit signal permet de montrer que la bande passante de l’amplificateur dépend directement de la capacité d’échantillonnage et de la capacité d’entrée du buffer arrière, tout en soulignant les avantages du biais corporel dans l’optimisation des performances globales du système. Grâce à cette technique, les amplificateurs T&H atteignent des performances de linéarité exceptionnelles, ce qui est crucial pour les applications qui exigent une grande fidélité de conversion du signal analogique en signal numérique. L’utilisation du biais corporel permet ainsi d'augmenter la bande passante des amplificateurs tout en réduisant les erreurs non linéaires qui peuvent se produire à haute fréquence.

Les défis liés à l'échantillonnage à haut débit peuvent également être surmontés en optimisant l'architecture des échantillonneurs intercalés. En réduisant les exigences de chaque sous-ADC grâce à l’utilisation d’un échantillonneur d’entrée performant et à faible bruit, il devient possible d'atteindre des débits d’échantillonnage plus élevés tout en conservant une consommation d’énergie relativement faible. L’amélioration de la linéarité et de la bande passante grâce au biais corporel permet également d'assurer une meilleure précision dans la conversion du signal, essentielle pour les applications dans les communications sans fil de nouvelle génération.

Il est également important de noter que l’optimisation des composants de la chaîne d'amplification et de conversion analogique-numérique n'est pas un processus isolé mais s'inscrit dans un cadre plus large d'optimisation des systèmes RF. En réduisant le nombre de composants, en augmentant la vitesse d'échantillonnage et en améliorant la linéarité des amplificateurs, ces techniques permettent de réaliser des récepteurs RF plus compacts et efficaces. De plus, elles ouvrent la voie à des architectures de récepteurs sans fil plus flexibles et économes en énergie, capables de gérer des débits de données de plus en plus élevés tout en minimisant l'empreinte silicium.

Comment l'architecture de la technologie FDSOI améliore l'efficacité des convertisseurs analogiques-numériques à haute vitesse

L'architecture des dispositifs nMOS et pMOS super basse tension de seuil (SLVT) utilisant la technologie FDSOI avec un "flipped well" (FW) représente une avancée notable dans la conception des circuits à très faible consommation d'énergie, notamment pour les applications de conversion analogique-numérique haute vitesse. L'intégration du "body-biasing" dans ces dispositifs SLVT permet de réduire significativement la dépendance non linéaire de la tension de seuil par rapport à la tension de polarisation du substrat (VBB), tout en offrant une large plage de variation de cette tension sans les limitations traditionnelles rencontrées dans les processus CMOS classiques.

Dans un dispositif traditionnel CMOS, l'efficacité du "body-biasing" diminue à mesure que la plage de polarisation autorisée se réduit. Cependant, avec la technologie FDSOI et l'utilisation du "flipped well", le "body-biasing" peut être appliqué de manière plus efficace, sans que cela n'entraîne de risques de "latch-up". Dans cette configuration, les tensions de polarisation pour le nMOS et le pMOS sont respectivement positives et négatives (VBB,n > 0 et VBB,p < 0). Cette gestion spécifique de la polarisation permet de contrôler la tension de seuil (VTH) de manière linéaire en fonction de la variation de la tension de polarisation, offrant ainsi une nouvelle liberté de conception, notamment pour les circuits analogiques basés sur le "body-biasing".

La capacité à linéariser la dépendance de VTH par rapport à VBB représente un atout majeur. En effet, les capacités non linéaires de jonction, telles que CDB et CSB, sont éliminées dans cette architecture, ce qui permet une plus grande précision dans les ajustements de la tension de seuil. Cela ouvre la voie à des conceptions plus robustes et efficaces pour des applications sensibles à la consommation, comme les comparateurs à haute vitesse dans les convertisseurs analogique-numérique (ADC).

Une technique innovante adoptée pour réduire la consommation d'énergie dans ces systèmes est l'utilisation d'une génération de références "flash" basée sur le "bulk-driven". Dans cette approche, un seul couple différentiel est utilisé pour générer les références nécessaires à la conversion. Cette simplification permet de réduire la consommation d'énergie du préamplificateur tout en garantissant que l'échelle de référence de l'ADC reste stable et précise. En modifiant la tension de seuil des transistors d'entrée à l'aide des niveaux de référence de la R-ladder appliqués aux portes arrière des dispositifs préamplificateurs, il devient possible de générer des niveaux de référence pour l'ADC de manière plus efficace.

Le comportement linéaire de la tension de seuil en fonction de la tension de polarisation arrière (VBB) est confirmé par des simulations qui montrent que la variation de VTH suit un modèle linéaire, permettant ainsi une calibration facile de l'ADC. L'échelle de mesure de l'ADC, appelée "Full-Scale Range" (FSR), est directement liée aux décalages de comparateurs spécifiques appliqués grâce au "body-biasing". Cette architecture présente des avantages significatifs dans la réduction de la consommation d'énergie et l'amélioration de la précision du convertisseur.

Le principal défi de conception des ADC à base de cette architecture réside dans la gestion des offsets des comparateurs. Ces offsets peuvent être de nature systématique, dynamique ou aléatoire. Les offsets systématiques sont prévisibles et peuvent être corrigés par des techniques de conception et de disposition appropriées. Les offsets dynamiques, qui peuvent résulter du retour d'effet ou de l'effet mémoire du noyau du comparateur, sont réduits grâce à l'utilisation d'un préamplificateur avant le comparateur. Toutefois, les offsets aléatoires, dus aux variations de processus lors de la fabrication, peuvent être plus difficiles à contrôler. La taille des transistors d'entrée du préamplificateur joue un rôle clé dans la réduction de ces offsets aléatoires, mais cela entraîne une augmentation de la charge capacitive, un compromis à considérer dans les conceptions de circuits haute vitesse.

Il est essentiel de comprendre que, bien que la technologie FDSOI avec "flipped well" offre des avantages considérables pour la gestion de la tension de seuil et la réduction de la consommation d'énergie, les concepteurs doivent toujours prêter une attention particulière à la gestion des offsets des comparateurs et à la conception du préamplificateur. La précision des niveaux de référence et l'alignement de ces niveaux sont cruciaux pour garantir la performance optimale du système. Ainsi, bien que la méthode décrite dans ce contexte améliore la performance de manière significative, la maîtrise de ces paramètres reste un défi majeur pour garantir la stabilité et la précision des ADC dans un large éventail de conditions opérationnelles.

Quelle est la performance d'un convertisseur analogique-numérique à grande vitesse en termes de bande passante et de précision ?

Les résultats spectraux à différentes fréquences d'entrée sont montrés sur la figure 8.23 pour une amplitude d'entrée ajustée à −0,5 dBFS. La mesure révèle un SNDR supérieur à 24,3 dB (ENOB = 3,75 bits) jusqu'à 37,2 GHz. L'analyse de la gamme de codes de sortie de l'ADC en fonction de la fréquence d'entrée montre une perte d'amplitude ou un affaiblissement d'environ −1,8 dB à fin = 37,2 GHz, avec une largeur de bande à −3 dB dépassant 40 GHz.

L’étude des caractéristiques de linéarité (INL/DNL) est présentée sur la figure 8.24, où l'INL et le DNL ont été mesurés avec une entrée sinusoïdale à 10 MHz. Les résultats obtenus montrent des valeurs d'INL et de DNL respectivement de +0,76/−0,95 LSB et +1,5/−0,95 LSB. Ces mesures, réalisées avec un dispositif alimenté par une source de tension continue (Keysight E36312A) et un Balun 5 bits, montrent une performance de SFDR à 35,91 dBc, un SNR de 31,51 dB et un THD de −27,59 dB, ce qui reflète une faible distorsion et une bonne qualité de signal.

Les résultats spectraux à faible fréquence (fin = 170 MHz) obtenus via un FFT à 1024 points, présentés sur la figure 8.21, montrent que l'ENOB atteint 4,045 bits, avec un SFDR de 33,58 dBc et un THD de −27,13 dB. De plus, les résultats spectraux à la fréquence de Nyquist (fin = 9,2 GHz) sont montrés sur la figure 8.22, où l'ENOB reste à 3,919 bits avec un SFDR de 33,58 dBc, ce qui indique une bonne linéarité du convertisseur même à des fréquences élevées.

En examinant ces résultats, il est évident que le convertisseur présenté dans cette étude bénéficie d'une large bande passante, ce qui lui permet de maintenir une performance élevée même à des fréquences proches de 40 GHz. Toutefois, l'analyse de la bande passante de −3 dB et de la performance d'INL/DNL montre que des améliorations sont possibles dans certaines plages de fréquence. Par exemple, la perte d'amplitude à des fréquences d'entrée proches de 37,2 GHz pourrait être réduite pour améliorer la précision à des fréquences plus élevées.

Comparé aux autres convertisseurs ADC à grande vitesse présents dans la littérature, cette architecture de flash ADC sur technologie FD-SOI présente un excellent rapport signal/bruit et un faible taux de distorsion, ce qui la rend particulièrement adaptée pour les applications nécessitant des performances de mesure à haute fréquence, telles que celles utilisées dans les systèmes de communication à large bande et les applications radar.

Il est important de noter que, pour exploiter pleinement ces performances, les conditions de test doivent être strictement contrôlées, notamment en termes d'amplitude d'entrée et de qualité du signal d'horloge. Le rôle de l'alimentation, ainsi que l'intégrité des signaux de référence, est crucial pour minimiser les erreurs de quantification et pour garantir des résultats fiables dans un large éventail de conditions de fonctionnement.

Enfin, bien que l'ENOB à 3,75 bits reste raisonnablement élevé pour un ADC flash de cette catégorie, il est essentiel de se rappeler que les performances réelles de ces convertisseurs dépendent non seulement de la technologie sous-jacente mais aussi des paramètres de conception spécifiques, tels que le choix des composants, la gestion thermique et les conditions de fonctionnement. Une analyse détaillée des caractéristiques INL/DNL, combinée à une évaluation approfondie des performances à différentes fréquences d'entrée, peut fournir une vue d'ensemble complète de la capacité de ces convertisseurs à répondre aux exigences des systèmes à large bande.

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