¿Cómo se enseña el diseño de circuitos analógicos CMOS?

El objetivo principal de este texto es enseñar el diseño de circuitos analógicos CMOS, con un enfoque que va más allá de mostrar ejemplos de circuitos o métodos de análisis. La enseñanza del diseño debe involucrar no solo los fundamentos esenciales y el contexto necesario, sino también aplicar estos conceptos de forma jerárquica, de modo que el aprendiz pueda comprender y usar estos conocimientos para modificar el rendimiento de los circuitos. En el contexto de la tecnología CMOS, la comprensión del funcionamiento de un circuito analógico es crucial, ya que permite prever su comportamiento y discernir cuándo los resultados de las simulaciones pueden ser engañosos.

Hoy en día, con el predominio de la simulación en el diseño de circuitos, es esencial tener el control personal sobre el diseño, entender lo que se espera y reconocer los límites de los resultados de simulación. A medida que los circuitos integrados se vuelven más complejos, es imprescindible no solo confiar en las herramientas de simulación, sino también en una comprensión profunda de "cómo funciona el circuito". Este enfoque evita que el diseñador dependa exclusivamente de simulaciones sin entender los principios subyacentes, lo que podría conducir a resultados desastrosos.

Es importante que los diseñadores comprendan que el proceso de diseño de circuitos CMOS tiene tres salidas principales: el esquema del circuito, las corrientes continuas (DC) y las relaciones W/L (anchura/largo) y los valores de los componentes. La mayoría de los flujos de diseño o "recetas" se pueden organizar fácilmente alrededor de estos tres elementos esenciales.

Los cambios más significativos en esta nueva edición incluyen la actualización de la tecnología en el Capítulo 2, una expansión del modelo MOS de gran señal en el Capítulo 3, la reescritura completa de la sección sobre bandgap en el Capítulo 4, y la actualización de amplificadores operacionales cascode en el Capítulo 6. Además, se ha incluido una nueva ilustración de diseño en el Capítulo 10, que muestra los pasos en el diseño de un circuito de muestreo y retención con amplificación de bufer. Estos ajustes buscan hacer el contenido más accesible y útil para los diseñadores de circuitos CMOS.

Es fundamental que el diseñador tenga claro que el proceso de diseño no es solo una cuestión de aplicar fórmulas o realizar simulaciones automáticas. La clave del éxito radica en comprender profundamente cómo y por qué un circuito se comporta de determinada manera bajo diferentes condiciones. Este conocimiento permite tomar decisiones informadas sobre cómo modificar el diseño para mejorar el rendimiento y adaptarse a las necesidades del proyecto. La práctica constante, junto con una base sólida en teoría, es lo que capacita al diseñador para enfrentarse a los retos del diseño de circuitos integrados analógicos en CMOS, una disciplina que sigue evolucionando con la tecnología.

¿Cómo se Define el Voltaje de Umbral en un Transistor MOS?

En la tecnología de transistores MOS, el voltaje de umbral (VT) juega un papel crucial en el comportamiento de los dispositivos semiconductores, especialmente al controlar el encendido y apagado del transistor. El comportamiento de un transistor MOS, ya sea de canal n o p, depende en gran medida del voltaje aplicado en su puerta (V_GS) con respecto a la fuente (V_S), lo que define si se forma un canal conductor entre la fuente y el drenaje, permitiendo el paso de corriente.

El principio fundamental detrás del funcionamiento de un transistor MOS radica en la formación de una región de depleción bajo la puerta cuando se aplica un voltaje positivo en la puerta con respecto a la fuente. Este voltaje repulsa los huecos en el material semiconductores, creando una región de carga fija negativa en el sustrato. Esta región de depleción se caracteriza por una densidad de carga específica que, usando un análisis unidimensional, se puede expresar con la fórmula:

donde $q$ es la carga elemental y $NA$ la concentración de átomos de aceptación en el sustrato.

Este voltaje de umbral, VT, depende de varios factores, como la diferencia de funciones de trabajo entre el material de la puerta y el sustrato, la concentración de impurezas en el canal, y la carga fija en la interfase óxido-silicio. El voltaje de umbral también se ve influenciado por un voltaje de retroceso $V_{SB}$ aplicado entre el sustrato y la fuente, lo que modifica el ancho de la región de depleción y, por ende, el valor de VT. La fórmula general para VT incluye componentes como el voltaje de la puerta en relación al sustrato, el voltaje de depleción $Q_b$, y el voltaje de interfaz $Q_{ss}$, que está relacionado con las impurezas en la interfase entre el óxido y el silicio:

Además, se deben considerar los efectos de la carga no deseada $Q_{ss}$ en la interfaz, la cual se debe compensar aplicando un voltaje adicional. Este voltaje adicional es necesario para neutralizar los efectos de las impurezas en la interfase entre el óxido y el silicio. La relación de estos términos, junto con el valor de la capacitancia del óxido $C_{ox}$, resulta en una expresión completa para el voltaje de umbral:

En la práctica, el voltaje de umbral puede ajustarse modificando las concentraciones de impurezas en el sustrato o el canal, lo cual es comúnmente logrado a través de implantes iónicos. Dependiendo de las impurezas implantadas, el voltaje de umbral puede ajustarse para que un transistor de canal n tenga un voltaje de umbral positivo o negativo. Los transistores con un voltaje de umbral negativo se conocen como transistores de depleción, los cuales permiten la circulación de corriente entre la fuente y el drenaje incluso cuando no se aplica voltaje a la puerta.

Al analizar el transistor MOS, también es importante observar cómo las características de los terminales y la geometría del canal afectan la corriente de drenaje $i_D$. La corriente en el canal se ve influenciada no solo por los voltajes aplicados en la puerta, fuente y drenaje, sino también por la longitud incremental del canal, lo que hace necesario desarrollar una expresión detallada para la corriente de drenaje en función de estos voltajes.

¿Cómo afecta la disipación de energía a la velocidad y la resolución en los ADCs modernos?

En el mundo de los convertidores analógico-digitales (ADC), las arquitecturas de mayor velocidad son las basadas en flash y las de tipo folding/interpolating. Sin embargo, existe una relación directa entre la velocidad de conversión y la disipación de energía. A medida que la velocidad de los comparadores rápidos se acerca a cientos o incluso a millones de muestras por segundo, la disipación de energía se incrementa considerablemente, alcanzando valores cercanos a 1 W. Este nivel de potencia es a menudo excesivo para muchas aplicaciones. En contraste, los ADC de tipo delta-sigma han ofrecido un interesante balance entre velocidad y resolución, lo que los convierte en una opción popular para aplicaciones que requieren alta precisión sin la necesidad de un consumo de energía tan elevado.

Un ADC típico de tipo delta-sigma suele tener una resolución en el rango de 12 a 16 bits, con anchos de banda de señal que van desde 20 kHz hasta 5 MHz. Sin embargo, una versión interesante de este tipo de ADC es el ADC delta-sigma de banda pasante. Estos ADC se utilizan comúnmente en la conversión de señales intermedias a señales baseband en receptores de radio. En este tipo de arquitectura, la frecuencia de muestreo está por encima del ancho de banda de la señal, lo que permite que la frecuencia central de estos ADC pueda estar en el rango de decenas de megahercios, lo que es útil en aplicaciones de alta frecuencia.

Desde la publicación de estos datos, se ha demostrado que existe una clara tendencia a que a medida que aumenta la resolución de un ADC (y, por ende, su SNDR), el consumo de energía también aumenta. Esta relación se refleja en el gráfico de energía, donde se observa que pocos diseños tienen menos de 10 fJ/conversión. Además, a medida que la resolución sube, el ancho de banda o la velocidad tiende a disminuir, lo que resalta la necesidad de encontrar un balance adecuado entre ambos parámetros.

Es importante destacar que los ADC de tipo delta-sigma presentan una de las opciones más versátiles en cuanto a la relación entre velocidad y disipación de energía. Esto se debe a que su disipación de potencia está en gran medida determinada por el número de etapas y el ancho de banda de la señal. En general, los ADCs de mayor velocidad, como los de tipo pipeline y folding/interpolating, son los que requieren más potencia, seguidos por los flash ADCs. En cambio, los ADCs delta-sigma suelen tener la disipación de potencia más baja, lo que los hace ideales para aplicaciones donde el consumo de energía es crítico.

Una tendencia futura en el desarrollo de DACs y ADCs será optimizar la relación entre tasa de conversión, resolución y disipación de energía, siempre con la perspectiva de una aplicación específica en mente. A medida que los DACs y ADCs se integren más en sistemas más grandes, su rendimiento podrá ser mejorado en función de las demandas de esos sistemas. Esto representará un desafío continuo para los diseñadores de circuitos integrados analógicos, quienes tendrán que seguir innovando para mejorar la eficiencia energética y la velocidad de conversión.

Además, el uso de herramientas de análisis como las hojas de cálculo mencionadas anteriormente permite a los ingenieros realizar comparaciones detalladas y estudios enfocados para entender mejor las tendencias y el rendimiento de los ADCs en función de sus características más relevantes. Por lo tanto, al estudiar las tendencias de los ADCs, es esencial no solo considerar la velocidad y la resolución, sino también cómo estos factores impactan el consumo de energía y la aplicación final del dispositivo.

¿Cómo mejorar el rendimiento de los amplificadores operacionales CMOS de dos etapas mediante el rechazo de la alimentación y el uso de cascode?

El análisis del Power-Supply Rejection Ratio (PSRR) para amplificadores operacionales CMOS de dos etapas es crucial para entender cómo la variabilidad de la alimentación afecta el rendimiento de estos circuitos. En términos generales, el PSRR es una medida de cuán eficazmente un amplificador puede rechazar el ruido o las fluctuaciones de la fuente de alimentación en su salida. En un amplificador operacional, esto se ve reflejado en cómo los cambios en la tensión de alimentación (VDD o VSS) influyen en la señal de salida.

Por ejemplo, en el caso de PSRR1, el valor de ganancia de corriente continua (DC) es 68,8 dB, y los ceros en la respuesta de frecuencia están situados en 25 MHz y 215 MHz, lo que muestra la influencia significativa de estas frecuencias en el PSRR. La respuesta simulada para PSRR1, como se observa en los gráficos 6.6-18(a) y 6.6-18(b), coincide estrechamente con los resultados teóricos. Estos resultados son indicativos de cómo las características de frecuencia del amplificador se ven alteradas por los parámetros como los ceros y los polos, que deben ser cuidadosamente analizados para optimizar el desempeño del circuito.

El análisis del PSRR negativo (PSRR2) se complica al examinar la configuración del amplificador operacional de dos etapas, particularmente en lo que respecta a la conexión de la tensión de referencia VBIAS. Si esta tensión es generada por una corriente derivada de VDD y no depende de VSS, el voltaje en las compuertas de los transistores M5 y M7 se mantendría constante, lo cual es crucial para garantizar que las corrientes en el circuito no se vean influenciadas por los cambios en la fuente de alimentación. Sin embargo, si VBIAS se conecta a tierra, los cambios en VSS afectarán directamente la corriente de salida, lo que comprometería la capacidad del amplificador para rechazar el ruido de la fuente de alimentación.

Al resolver estas ecuaciones, se obtiene la expresión para el PSRR2, que indica cómo los diferentes parámetros del amplificador, como la ganancia transconductancia (gm) y las capacitancias (Cc, CI, CII), influencian el rendimiento en cuanto a rechazo de alimentación. Para este modelo, los resultados muestran una ganancia DC peor que para el PSRR1, pero se puede mejorar significativamente si se implementa correctamente la conexión de VBIAS, evitando que se conecte a tierra.

Cuando VBIAS es independiente de VSS, la solución es mucho más eficiente, ya que la ganancia DC se incrementa significativamente y los polos en la respuesta de frecuencia se modifican, dando lugar a un mejor rechazo de la alimentación. En este caso, las ecuaciones resultantes muestran una mejor capacidad para rechazar el ruido de la fuente de alimentación a medida que la frecuencia aumenta, lo que mejora la relación PSRR2 respecto al PSRR1.

Este análisis demuestra que la configuración de cascada es un factor clave para mejorar el rechazo de la alimentación en amplificadores operacionales CMOS de dos etapas. En particular, se puede usar el método de cascode para mejorar la ganancia y la estabilidad de banda ancha, lo cual se traduce en un mejor PSRR en amplificadores de dos etapas.

En resumen, la correcta implementación del PSRR, especialmente en lo que respecta a la conexión y manejo de VBIAS, es esencial para garantizar un buen rendimiento en amplificadores operacionales CMOS. La utilización de técnicas de cascoding, aplicadas ya sea a la primera etapa o a la segunda etapa del amplificador, representa una mejora sustancial en términos de ganancia, rechazo de alimentación y estabilidad de banda ancha.