¿Cómo Funciona un Convertidor Analógico-Digital de Aproximación Sucesiva?

En el proceso de conversión analógica a digital utilizando un convertidor de aproximación sucesiva (SAR, por sus siglas en inglés), el sistema realiza una secuencia de comparaciones entre la señal analógica de entrada y las salidas de un convertidor digital-analógico (DAC) con un valor digital aplicado. La secuencia comienza con un primer valor digitalizado, y cada paso subsiguiente refina la estimación hasta que todos los bits del valor digital son definidos. Este método es conocido por su eficiencia en términos de tiempo de conversión, ya que cada ciclo de comparación contribuye a la determinación de un bit del valor digital.

El proceso de conversión funciona de la siguiente manera: se toma una muestra de la señal analógica y se compara con el valor generado por el DAC, que depende de un número específico de bits. Si el resultado de la comparación es positivo (el valor del DAC es mayor que el valor de entrada), el bit correspondiente se establece en 1; si el resultado es negativo, se establece en 0. Este ciclo de aproximación continúa hasta que todos los bits son definidos. La figura 9.7-2 ilustra cómo el sistema se aproxima a la salida analógica del DAC que más se ajusta a la entrada analógica muestreada.

En el caso de una conversión bipolar, es decir, cuando se requiere representar tanto valores positivos como negativos, se utiliza un bit de signo que selecciona entre dos referencias de voltaje, como 1VREF o 2VREF. Esta estructura permite que el sistema mantenga la precisión al tratar con señales de voltaje tanto positivas como negativas.

Un ejemplo de un ADC de aproximación sucesiva que utiliza un DAC de escalado de voltaje y carga es mostrado en la figura 9.7-4. Este tipo de conversor se compone no solo de un DAC, sino también de un comparador y un SAR. El comparador debe tener una ganancia suficientemente alta para distinguir entre las señales de entrada con una precisión adecuada. Según los conceptos desarrollados en el capítulo anterior, se sabe que la ganancia del comparador debe ser mayor que un valor determinado por la relación entre la salida mínima del comparador (VL) y el valor de referencia (VREF). Si el comparador no tiene la ganancia suficiente, la conversión no será precisa.

El proceso de conversión se desarrolla en una serie de pasos, comenzando por la fase de muestreo, donde los interruptores SF conectan las placas inferiores de los capacitores al voltaje de entrada. Durante el período de muestreo, el voltaje almacenado en el arreglo de capacitores es igual al voltaje de entrada menos el voltaje umbral del comparador, lo cual elimina el umbral como fuente de error de compensación. Después, el comparador realiza las comparaciones sucesivas hasta que se encuentra la mejor aproximación posible al valor de entrada.

El modelo de autoajuste mostrado en la figura 9.7-5 ilustra cómo se compensa el error de offset del comparador. Durante la operación de conversión, el voltaje en las placas del capacitor es ajustado de tal forma que cualquier error en el comparador se cancela, permitiendo que la conversión sea más precisa. Además, se observa que, después de cada comparación, la secuencia de aproximación sucesiva continúa buscando el segmento de voltaje más cercano al voltaje de entrada, hasta que el sistema converge al valor correcto.

En cuanto a la eficiencia del sistema, un ADC de aproximación sucesiva puede realizar conversiones monotónicas de hasta 12 bits con una no linealidad diferencial menor a 0.5 LSB y un tiempo de conversión de 50 ms. Este tipo de convertidor, cuando se utiliza con un DAC en serie, como se muestra en la figura 9.7-7, es capaz de realizar la conversión de la señal analógica de manera eficiente, procesando los bits de mayor peso primero (MSB) y luego avanzando hacia los bits menos significativos (LSB). Este proceso garantiza que cada bit del valor digital se obtenga de manera precisa y rápida.

¿Cómo afectan los capacitores parásitos en los amplificadores de capacitores conmutados?

Cuando los interruptores f1 de la figura E.2-6(a) se cierran, los capacitores parásitos, denotados como $C_P$, se cortocircuitan y no pueden cargarse. Durante la fase $f2$, los capacitores parásitos se conectan en paralelo con $v_1$ o se cortocircuitan. Aunque el capacitor parásito de la izquierda se carga a un valor de $v_1$, esta carga se corta en la siguiente fase $f1$. Este comportamiento es crucial, ya que permite que el circuito sea insensible a los efectos de los capacitores parásitos en los amplificadores de voltaje conmutados.

Usando las transresistencias de la figura E.2-6 en el amplificador de voltaje conmutado de la figura E.2-4, podemos lograr amplificadores de voltaje tanto no inversores como inversores, los cuales son insensibles a los capacitores parásitos. Esto es fundamental, ya que permite la implementación de amplificadores de alta precisión sin la influencia de los efectos no deseados de los capacitores parásitos.

En particular, el amplificador no inversor de la figura E.2-7(a) mantiene una relación de voltaje constante durante los ciclos de conmutación, lo que implica que la magnitud de la señal de salida es idéntica a la de la señal de entrada, pero con un desfase de $2\pi T/2$. La ecuación de la transformada en $z$-dominio correspondiente es:

Por otro lado, en el amplificador inversor de la figura E.2-7(b), la salida presenta una inversión en la señal de entrada, y la relación de amplificación también depende de la transresistencia $T/C$. En este caso, la salida no presenta un retraso respecto a la entrada, lo que mejora la respuesta en frecuencia del sistema, especialmente en aplicaciones de alta velocidad.

El amplificador conmutado en la figura E.2-8(a), que es un amplificador de ganancia 2, también se examina para ilustrar la ventaja de este tipo de circuitos en términos de velocidad de respuesta. La conmutación precisa de los capacitores permite un rendimiento superior en comparación con amplificadores convencionales, lo cual es importante para aplicaciones que requieren una alta velocidad y precisión en la amplificación de señales.

Es importante señalar que la presencia de no idealidades en los circuitos de capacitores conmutados, como el feedthrough de los interruptores MOSFET, puede introducir errores de voltaje debido a desplazamientos DC. Este fenómeno se debe a la superposición de señales de reloj, lo que puede afectar la precisión del amplificador, especialmente cuando se trabaja con señales de bajo nivel. El control adecuado de estos efectos mediante el diseño cuidadoso de los interruptores y la selección de frecuencias de conmutación es fundamental para minimizar estos errores.

Por ejemplo, en un amplificador conmutado no inversor, se observa que el feedthrough de los interruptores contribuye a un error en el voltaje de salida, lo que requiere una corrección precisa en el diseño. Este fenómeno se ve reflejado en los cálculos de la variación de la salida, mostrando cómo los capacitores de solapamiento ($C_{OL}$) y la configuración de los interruptores afectan la precisión del circuito.

¿Cómo afectan las capacitancias de solapamiento en el modelo de gran señal de un dispositivo MOS?

Las capacitancias de solapamiento en los transistores MOS, como las representadas por C1 y C3, surgen debido al solapamiento de las superficies conductoras, separadas por un dieléctrico. Este solapamiento es una consecuencia directa de la difusión lateral de las regiones de fuente y drenaje debajo de la puerta de polisilicio. El componente de difusión lateral, denominado LD, es un parámetro clave para calcular estas capacitancias. En un proceso CMOS de 0.8 μm, por ejemplo, este componente puede alcanzar un valor de aproximadamente 16 nm.

Las capacitancias de solapamiento pueden expresarse mediante la ecuación C1 ≈ C3 ≈ (LD)(Weff)Cox, donde Weff es el ancho efectivo del canal, y Cox es la capacitancia por unidad de área del óxido. Es importante notar que la diferencia entre el ancho de máscara (W) y el ancho real del dispositivo es una consecuencia del avance del óxido de campo bajo el nitrato de silicio. La capa de óxido, que se forma durante el proceso de fabricación, influye directamente en la capacidad de solapamiento entre la puerta y las regiones de fuente y drenaje, lo que se refleja en las capacitancias CGSO y CGDO, que dependen del grosor del óxido.

Además de las capacitancias de solapamiento entre la puerta y las regiones de fuente y drenaje, existe una tercera capacitancia significativa: la capacitancia de solapamiento entre la puerta y el sustrato o bulk. Esta capacitancia, que se denomina C5, está relacionada con la longitud efectiva del canal (Leff) y es particularmente relevante en tecnologías como LOCOS y STI, donde la geometría del dispositivo afecta la distribución de los campos eléctricos. La capacitancia C5, junto con las otras capacitancias mencionadas, es esencial para comprender el comportamiento de los dispositivos MOS en diferentes estados operativos.

Cuando el transistor está en el estado de saturación, el canal se extiende casi hasta el drenaje, mientras que en el estado no saturado, el canal abarca desde la fuente hasta el drenaje. En este último estado, las capacitancias C1, C2 y C3, que corresponden a las capacitancias de puerta a fuente (CGS) y puerta a drenaje (CGD), son fundamentales para describir cómo varían las propiedades del transistor en función de la tensión aplicada.

La capacitancia C2 representa la capacitancia entre la puerta y el canal, y su valor depende de la longitud efectiva del canal. Este valor varía con la difusión lateral de la fuente y el drenaje, que reduce la longitud del canal en el dispositivo. En los estados de corte, saturación y no saturación, las capacitancias CGS y CGD se calculan de manera diferente para reflejar los efectos de la longitud efectiva del canal y la distribución de los portadores de carga en el dispositivo.

El comportamiento de las capacitancias de solapamiento puede visualizarse en gráficos que muestran su evolución a medida que se varían las tensiones de puerta, con especial atención a cómo las capacitancias de puerta a canal y de puerta a bulk se comportan bajo diferentes condiciones de polarización.

Es crucial entender cómo se distribuyen estas capacitancias en las diferentes regiones del dispositivo. En la región de corte, la capacitancia de puerta a bulk es dominante, mientras que en la región de saturación, la capacitancia entre la puerta y la fuente (CGS) aumenta, y la capacitancia de puerta a drenaje (CGD) disminuye. En la región no saturada, ambas capacitancias se dividen de manera más equitativa entre CGS y CGD. Estas variaciones de capacitancia son esenciales para modelar con precisión el comportamiento de los transistores MOS en condiciones dinámicas y en circuitos de alta frecuencia.

Otro aspecto fundamental a tener en cuenta es la influencia del ruido en el rendimiento de los dispositivos CMOS. El ruido eléctrico en los circuitos electrónicos se debe a la naturaleza discreta de la carga eléctrica, que se transporta en cantidades individuales igual al valor de la carga de un electrón. Este ruido se manifiesta principalmente en dos formas: ruido térmico y ruido de parpadeo. Ambos afectan la calidad de las señales electrónicas, y es necesario modelarlos adecuadamente para prever el rendimiento de los circuitos.

El ruido térmico y el ruido de parpadeo pueden modelarse mediante una fuente de corriente conectada en paralelo con la corriente de drenaje (iD) del dispositivo MOS. La contribución del ruido a la corriente de drenaje es proporcional a la transconductancia y a la frecuencia de operación, y se representa mediante una fórmula que involucra el coeficiente de ruido de parpadeo (KF) y la temperatura del dispositivo. Para obtener una medida precisa del ruido a nivel de la puerta, se puede reflejar el ruido de corriente hacia la puerta del transistor dividiendo por el cuadrado de la transconductancia.

A medida que se aumenta la tensión de puerta (Vgs), las capacitancias CGS, CGD y CGB cambian de acuerdo con el comportamiento del canal en cada región. En la región de corte, la capacitancia CGB es aproximadamente igual a C2 + 2C5, y a medida que la tensión de puerta aumenta, se forma una capa de inversión que reduce la capacitancia C4. Este proceso afecta las capacitancias de solapamiento, y es necesario realizar aproximaciones para dividir correctamente las capacitancias C2 entre CGS y CGD en la región de saturación y no saturación.