¿Cómo funcionan los convertidores de analógico a digital (ADC) en arquitecturas pipeline de múltiples bits?

En los convertidores analógico-digitales (ADC), la conversión de la señal analógica a digital se puede realizar de diferentes maneras, cada una con sus características y aplicaciones específicas. Una de las arquitecturas más destacadas es la arquitectura pipeline de múltiples bits, en la cual se usan varios ciclos de reloj para completar el proceso de conversión. Esta arquitectura es especialmente útil cuando se requieren altas velocidades de conversión y se busca optimizar el uso de los recursos en términos de espacio y eficiencia. A continuación, se explican los detalles de funcionamiento y los elementos clave de esta arquitectura.

En un ADC pipeline con varias etapas, por ejemplo, un ADC de 9 bits dividido en tres etapas de 3 bits, la conversión se realiza en tres ciclos de reloj, como ilustra la figura 9.8-14. En este caso, solo se requieren 21 comparadores y dos amplificadores de ganancia 8. La velocidad de conversión es notablemente alta debido a que cada etapa realiza solo una parte de la conversión, lo que permite que todo el proceso se complete en un tiempo relativamente corto.

Sin embargo, un reto importante de esta arquitectura es la limitación de ancho de banda de los amplificadores utilizados en el proceso. Suponiendo que se utilicen amplificadores operacionales con anchos de banda de ganancia unitaria de 50 MHz, se obtiene un límite de frecuencia de aproximadamente 6 MHz para este ADC. Esta limitación puede solucionarse mediante el uso de un concepto conocido como subrango, que implica dividir el voltaje de referencia del DAC por un factor $2^K$ para cada etapa con $K$ bits. Esta técnica se muestra en la figura 9.8-15 y es particularmente útil cuando se busca optimizar el rendimiento de conversión sin depender completamente de amplificadores de alta frecuencia.

A pesar de estas complejidades, la implementación de la arquitectura pipeline de múltiples bits resulta más sencilla de lo que podría parecer inicialmente. Un ADC paralelo o de tipo flash, que es común en este tipo de arquitectura, puede ser complementado con un circuito lógico sencillo para implementar el DAC, tal como se muestra en la figura 9.8-16. La clave está en utilizar puertas lógicas exclusivas (XOR) para detectar las diferencias entre las salidas de los comparadores y activar los interruptores correspondientes en el circuito de resistencias, permitiendo así la reconstrucción de la señal analógica.

A pesar de los avances en la implementación, una desventaja que persiste en los ADC pipeline de múltiples bits es la posibilidad de errores en la transición del código termómetro del DAC. Estos errores pueden ser mitigados mediante el uso de circuitos que los detecten y los eliminen, pero en la mayoría de los casos, especialmente cuando el número de bits por etapa es pequeño, estos errores no son frecuentes ni significativos.

El uso de ADC pipeline de múltiples bits ha demostrado ser un compromiso eficiente entre el área del chip y la velocidad de conversión. Estos ADC son adecuados para aplicaciones donde se requiere una alta velocidad de conversión sin sacrificar demasiado la resolución. Un ejemplo común de aplicación de esta arquitectura es la de ADC de 10 bits con una tasa de muestreo de 40 millones de muestras por segundo (Msps) o de 14 bits con una tasa de 10 Msps.

Es importante destacar que, en algunos casos, los ADC pipeline de múltiples bits permiten el uso de corrección de errores digitales. Esta técnica consiste en incrementar el número de bits por etapa después de la primera y usar esos bits adicionales para verificar si la conversión de la etapa fue precisa. Esto permite corregir posibles inexactitudes causadas por los comparadores y mejorar la precisión global del ADC, una característica valiosa cuando se trabajan con señales de entrada que requieren una conversión muy precisa.

Además de las ventajas de la velocidad y la resolución, otro aspecto importante a considerar es la precisión de los amplificadores involucrados en el proceso. En arquitecturas de ADC pipeline con múltiples etapas, la precisión de los amplificadores puede afectar la calidad final de la conversión. Por lo tanto, es crucial asegurarse de que los amplificadores operacionales tengan un rendimiento adecuado en términos de ancho de banda y ganancia, para evitar que el sistema de conversión se vea limitado por errores en el amplificador.

En resumen, la arquitectura pipeline de múltiples bits es una solución eficiente para convertir señales analógicas en digitales a alta velocidad, combinando varias etapas de conversión y utilizando técnicas como la amplificación de residuos o el subrango para mejorar la precisión. Aunque presenta algunos desafíos, especialmente relacionados con la precisión del amplificador y la corrección de errores, sigue siendo una de las soluciones más efectivas para aplicaciones que requieren una conversión rápida y de alta calidad.

¿Cómo lograr una referencia de voltaje independiente de la temperatura con una baja curva de temperatura?

La referencia de voltaje tipo bandgap, que es ampliamente utilizada debido a su simplicidad y efectividad, sufre de un problema de curvatura en su respuesta térmica. Específicamente, la variación de la referencia de voltaje con la temperatura no es completamente lineal, lo que genera desviaciones que, en aplicaciones precisas, deben ser minimizadas. El desafío es mantener una relación de voltaje estable que no se vea afectada por las fluctuaciones térmicas dentro de un rango de temperatura determinado.

Una de las soluciones propuestas para mitigar este problema implica la modificación de la referencia de voltaje para cancelar el término no lineal en el voltaje CTAT (Temperature Coefficient of Voltage) dentro de la ecuación de la referencia. Este método, desarrollado para la forma en serie de la referencia de voltaje independiente de temperatura, permite reducir la dependencia de temperatura a menos de 1 ppm/°C en el rango de 0–100°C, logrando así una referencia más estable. La idea clave de este enfoque es eliminar el término no lineal que provoca la curvatura de la banda de referencia.

En la ecuación de la referencia de voltaje, VREF puede escribirse como una combinación de voltajes PTAT (Proportional to Absolute Temperature), CTAT y un voltaje constante, tal como se muestra en la siguiente forma simplificada:

La implementación de esta solución en una forma paralela, en lugar de serie, permite un diseño más preciso y menos dependiente del suministro de energía, lo que resulta en una referencia de voltaje aún más estable y adecuada para aplicaciones de baja potencia. Un aspecto interesante de esta implementación es el uso de transistores NMOS y PMOS con relaciones de W/L cuidadosamente seleccionadas para controlar las características térmicas de las corrientes generadas y, por ende, la respuesta de voltaje.

El diseño final de una referencia de voltaje estable implica la correcta selección de resistores, tales como R1, R2 y R5, así como la consideración de la temperatura de trabajo y los parámetros del transistor. La combinación de corrientes IPTAT, ICTAT e IConst. (corriente constante) en la configuración paralela proporciona una referencia de voltaje con coeficientes de temperatura positivos y negativos cancelados, logrando así una estabilidad térmica superior.

Es importante notar que cualquier influencia externa, como ruidos o derivaciones en corriente continua (DC), debe mantenerse por debajo de la variación inherente de la referencia de voltaje para que la solución sea efectiva. Además, la elección adecuada de los valores de los componentes es crucial para garantizar que la referencia de voltaje mantenga su precisión dentro de los márgenes especificados, incluso ante cambios en las condiciones ambientales.

Para la implementación práctica de una referencia de voltaje independiente de la temperatura, se deben tener en cuenta múltiples factores, como la selección de transistores con características de temperatura estables, la compensación de la curvatura en la banda y la minimización de efectos parásitos que podrían alterar el rendimiento. La técnica de usar generadores de corriente controlada por temperatura y su correcta combinación en un diseño paralelo permite no solo una mejora en la estabilidad térmica, sino también una reducción de los costos asociados con las soluciones más complejas y menos eficientes.

¿Cómo optimizar la eficiencia en amplificadores push–pull de clase B y AB?

El análisis de los amplificadores push–pull se basa principalmente en su capacidad para mejorar la eficiencia en comparación con amplificadores de clase A, aprovechando el comportamiento de los transistores en modo de conducción alterna. Un amplificador push–pull se compone de transistores que operan en fases opuestas, lo que permite un uso más eficiente de la energía. La eficiencia de estos amplificadores varía entre el 78.5% en su configuración de clase B y valores intermedios en clase AB, dependiendo de cómo se gestionen las corrientes de polarización y la configuración del circuito.

En amplificadores push–pull de clase B, los transistores conductores sólo operan durante medio ciclo de la señal de entrada, lo que implica que la corriente sólo fluye en uno de los transistores en cada ciclo. Esta configuración se distingue por su alta eficiencia porque minimiza las pérdidas de potencia al no mantener corriente en ambos transistores durante todo el ciclo de la señal. Sin embargo, este tipo de amplificador presenta una distorsión significativa en el punto de cruce entre los transistores, donde ninguno de los dos está completamente activo, lo que puede generar distorsión armónica.

En contraste, los amplificadores push–pull de clase AB son una mejora de la clase B, ya que operan con una pequeña corriente de polarización incluso cuando la señal de entrada es cero. Esto reduce la distorsión de cruce, pero a costa de una eficiencia ligeramente menor en comparación con la clase B. En el caso de clase AB, los transistores están diseñados para operar en una zona en la que ambos contribuyen a la corriente del ciclo de la señal, lo que disminuye la distorsión y aumenta la linealidad del amplificador.

Un aspecto clave en el diseño de amplificadores push–pull es el uso de transistores de canal N y P, los cuales funcionan en tándem. Este diseño permite que cuando un transistor está apagado, el otro se encargue de suministrar o absorber corriente al/desde la carga. Un ejemplo típico de un amplificador push–pull se muestra en un circuito donde dos transistores, M1 y M2, operan para suministrar la corriente necesaria a una carga dependiendo de la polaridad de la señal de entrada.

Los amplificadores push–pull presentan una limitación fundamental en términos de la amplitud de la señal de salida. A pesar de su mayor eficiencia, las salidas están limitadas a un rango por debajo del umbral de la fuente de alimentación debido a los efectos de la compuerta-bulk. Esto limita la amplitud de la señal de salida a un valor que no supera el umbral de los voltajes de alimentación, lo que reduce la capacidad de la señal de salida para operar en rangos amplios.

En cuanto a la implementación práctica, se observa que la eficiencia y el rendimiento de los amplificadores push–pull se optimizan cuando la corriente en los transistores es manejada activamente, utilizando fuentes de corriente que ajusten dinámicamente la conducción de los transistores de acuerdo con la señal de entrada. Esto contrasta con los amplificadores de clase A, en los cuales la corriente siempre fluye a través de los transistores, independientemente de la señal de entrada.

El rendimiento pequeño-senal de un seguidor de fuente push–pull puede calcularse a través de su ganancia de voltaje, la cual depende de las características de los transistores empleados y de la carga conectada al amplificador. La ganancia de voltaje pequeña-senal se calcula como la relación entre la salida y la entrada, considerando la transconductancia y los resistores de salida. En configuraciones donde ambos transistores están activos, la ganancia depende de los parámetros de transconductancia, la resistencia de salida y la capacitancia entre las compuertas y las fuentes de los transistores.

En este contexto, la eficiencia de un amplificador de clase B se puede expresar mediante una fórmula que relaciona la salida de voltaje máximo, la resistencia de carga y el voltaje de alimentación. La eficiencia máxima de 78.5% ocurre cuando la salida de voltaje alcanza la mitad de la diferencia entre los voltajes de alimentación. En amplificadores de clase AB, la eficiencia se encuentra entre los valores de los amplificadores de clase B y A, dependiendo de la polarización de los transistores.

Es crucial comprender que el diseño de amplificadores push–pull no solo busca maximizar la eficiencia, sino también minimizar la distorsión y mantener una respuesta de frecuencia adecuada. En términos de la respuesta en frecuencia, los amplificadores push–pull presentan un comportamiento de anulación de polos y ceros debido a la presencia de un cero en el plano izquierdo, lo que resulta en una respuesta de banda ancha. Esta característica es fundamental cuando se desea que el amplificador opere en un amplio espectro de frecuencias sin generar distorsión significativa.

Al añadir estos aspectos, es importante destacar que los amplificadores push–pull no son la única solución para obtener alta eficiencia, pero su diseño ofrece una excelente relación entre rendimiento y consumo de energía en muchas aplicaciones. Además, la elección entre clase B y AB dependerá del balance que se busque entre eficiencia y calidad de la señal, especialmente en aplicaciones de audio donde la distorsión de cruce puede ser perceptible.