Le processus de fabrication des circuits en FD-SOI (Fully Depleted Silicon-On-Insulator) a révolutionné la conception des dispositifs électroniques, notamment pour les applications basse consommation et haute vitesse. Parmi les différentes techniques utilisées pour améliorer les performances, l'ajustement du biais de corps, ou "body biasing", s'avère être un levier important. Cette technique consiste à modifier la tension appliquée au substrat (ou corps) d'un transistor MOS, influençant ainsi son comportement électrique. La gestion du biais de corps est d'autant plus cruciale en FD-SOI en raison de l'isolation du substrat, qui permet de manipuler de manière plus précise les caractéristiques électriques du transistor sans affecter d'autres composants sur la puce.

L'application de cette technique permet de réduire la consommation d'énergie en ajustant dynamiquement les caractéristiques de conduction du transistor. Cela est particulièrement pertinent pour les circuits qui nécessitent une gestion fine de l'énergie, tels que les microcontrôleurs et les récepteurs RF. L'ajustement du biais de corps en temps réel, qu’il soit en mode "forward" (positif) ou "reverse" (négatif), offre une flexibilité dans la gestion de la vitesse et de la consommation des circuits intégrés. Par exemple

Comment le paramètre ϕBC influence les MOSFETs FDSOI et la variation des caractéristiques en fonction de la température et du biais du corps

Le paramètre ϕBC est un facteur crucial dans la conception des MOSFETs, car il influence directement la tension de seuil (Vt) des dispositifs. En modifiant la structure du puits de grille arrière, soit en dopant fortement ce puits en type p ou n, il est possible de créer des MOSFETs avec différentes valeurs de Vt. Cependant, l'impact de ϕBC sur Vt est atténué par le facteur α, ce qui signifie que les variations de Vt obtenues de cette manière ne dépassent généralement pas 100 mV. Une exception notable concerne le paramètre tinv, qui est dépendant du biais, comme l'illustre la figure 5.26b et c. En dehors de ce cas, tous les paramètres apparaissant dans l'expression de α sont indépendants du biais et de la température. Ainsi, le facteur de biais du corps reste pratiquement stable sur une plage de températures allant de 2 K à 400 K, et il n'est que faiblement influencé par les tensions VBG et VGS, comme le montrent diverses mesures réalisées par plusieurs groupes de recherche.

Les variations de Vt en fonction de la température peuvent être attribuées aux termes Vto et ϕBC dans l'expression des caractéristiques des MOSFETs. Cette stabilité est un des avantages principaux des MOSFETs FDSOI, qui assurent une performance constante, même avec des fluctuations thermiques.

L'impact de la grille arrière sur les caractéristiques I-V des MOSFETs FDSOI se manifeste clairement dans la comparaison entre les MOSFETs FDSOI et les MOSFETs à substrat massif (planaires). En raison de la structure fine du canal FDSOI, la grille supérieure exerce un meilleur contrôle sur la charge du canal et le flux de courant entre la source et le drain, par rapport aux MOSFETs planaires. Cette caractéristique est évidente dans la figure 5.3, où les courbes de transfert et de conductance de sortie des MOSFETs planaires et FDSOI sont comparées. Les MOSFETs FDSOI montrent une conductance de sortie (g0) plus faible, ce qui entraîne des caractéristiques de sortie plus plates et un gain intrinsèque plus élevé, ce qui est favorable aux performances du transistor.

L'introduction précoce de la technologie CMOS FDSOI de 28 nm a permis d'exploiter la large modulabilité de ces caractéristiques, notamment grâce au contrôle du biais de la grille arrière. En effet, les paramètres de performance comme la transconductance (gm), la fréquence de coupure de transit (fT), la fréquence maximale (fMAX) et l'amplification de gain (MAG) ont tous montré une dépendance notable au VBG, mais ont varié de manière relativement modérée, même lorsque VBG changeait de -0,5 V à +6 V. Ce comportement est particulièrement marqué pour les MOSFETs n-type, où la variation des caractéristiques est plus sensible autour des valeurs de pic de gm et de fT, ce qui indique un suivi étroit de la dépendance de tinv sur VBG.

Les paramètres parasitaires, tels que les résistances, les capacités et les inductances associés au câblage au-dessus du transistor, ne sont pas éliminés dans les mesures des Figures of Merit (FoM) à haute fréquence comme fT et fMAX. Ainsi, les résultats mesurés dans les figures 5.5, 5.6 et 5.7 reflètent les performances réelles du transistor intégré dans un circuit millimétrique. Bien que les mesures montrent des variations de ces FoM en fonction de la densité de courant, ces variations restent généralement inférieures à 20 %, ce qui souligne la robustesse du transistor face aux changements de VBG.

Les équations de courant drain-source (IDS) et de transconductance (gm) pour les MOSFETs planaires et FDSOI, dans les régions triode et saturation, peuvent être expliquées à l'aide des lois classiques qui tiennent compte de la dégradation de la mobilité causée par le champ électrique vertical entre la grille et le canal, ainsi que de la saturation de la vitesse due au champ latéral entre le drain et la source. Dans le cas des MOSFETs FDSOI, les équations restent inchangées, avec l'impact du biais de la grille arrière intégré dans le terme de la tension de seuil Vt.

Les expressions pour le courant drain-source et la transconductance dans la région triode et saturation montrent que la mobilité des électrons (μnso) et la capacité de la grille (COX) jouent un rôle clé dans la performance du transistor. Lorsque le MOSFET fonctionne en saturation, le courant drain-source est influencé par la tension de seuil Vt, qui elle-même dépend du biais appliqué à la grille arrière. En saturation, le courant atteint un plateau, et la transconductance devient relativement constante, ce qui permet au MOSFET de fonctionner de manière très linéaire, un facteur favorable pour des applications nécessitant une haute fidélité dans le comportement du transistor.

En conclusion, les MOSFETs FDSOI présentent des avantages distincts en termes de stabilité thermique, de contrôle de la charge du canal et de modulabilité des performances par biais de la grille arrière. Ces caractéristiques font de cette technologie un choix privilégié pour des applications à haute fréquence et pour des circuits sensibles aux variations thermiques.

Comment optimiser l'efficacité énergétique et la performance des convertisseurs numérique-analogique (DAC) avec une technologie de linéarisation par porte arrière ?

Le domaine des convertisseurs numérique-analogique (DAC) a fait d'énormes progrès dans la conception de circuits avec une efficacité énergétique accrue et des performances améliorées, particulièrement dans les systèmes à faible tension. Une telle avancée est rendue possible par des approches innovantes, telles que l'utilisation de la linéarisation par porte arrière dans les DAC à commande de courant. Cette méthode permet d'améliorer le rapport signal-bruit (SNR) tout en maintenant une faible consommation énergétique, ce qui est essentiel dans les systèmes modernes où la réduction de la consommation d'énergie est primordiale.

Le concept de la linéarisation par porte arrière repose sur l'utilisation de transistors à source de courant, dont les performances sont ajustées à l'aide d'un circuit auxiliaire, le fameux AUXDAC. Ce dernier joue un rôle crucial dans la correction des erreurs de quantification dues aux variations des cellules du DAC, ce qui permet d'atteindre un rapport de suppression de la distorsion harmonique (SFDR) de 90 dBc, contre 60 dBc sans cette correction. Un aspect essentiel de cette approche est la suppression de l'utilisation de sources d'alimentation négatives, courantes dans d'autres conceptions, ce qui contribue à une meilleure efficacité énergétique du DAC1, fonctionnant avec une alimentation de seulement 0,9 V.

Le DAC à commande de courant développé dans ce contexte utilise une topologie push-pull qui permet d'atteindre des performances de correspondance intrinsèques de 60 dB, même sans recourir à des tensions d'alimentation plus élevées que la tension de cœur. La gestion efficace des tensions de seuil des transistors est également essentielle dans ce design, car elle permet de réduire la consommation d'énergie tout en maintenant la précision des courants de sortie. L'optimisation des courants de grille-source est réalisée grâce à l'implantation de transistors en disposition "flipped-well", une technique qui permet de mieux contrôler la tension de seuil et d'éviter les effets parasitaires sur le signal.

L'AUXDAC joue également un rôle essentiel dans la gestion des erreurs de quantification, en agissant comme un correcteur pour les cellules du DAC. Le contrôle précis des courants est obtenu grâce à une programmation des 32 AUXDAC via une interface série, permettant de maintenir une faible consommation énergétique tout en augmentant la précision du signal. Le choix de la résistance dans l'AUXDAC est crucial, car il permet d'optimiser la consommation d'énergie, réduisant ainsi la puissance dissipée sans compromettre les performances globales du modulateur.

La conception du DAC1 est optimisée pour fonctionner dans un environnement CMOS FDSOI 22 nm, un processus technologique qui minimise les capacitances parasites et les erreurs dues aux variations thermiques. Cette technologie permet de concevoir des circuits compacts et puissants, tout en restant dans des limites strictes de consommation d'énergie. Le placement stratégique des transistors et des résistances dans le DAC permet d'assurer une performance maximale tout en maintenant une faible consommation d'énergie. L'augmentation de l'efficacité énergétique se traduit par une meilleure capacité à atteindre des rapports signal-bruit élevés, essentiels pour des applications à haute précision.

Pour garantir la stabilité et la fiabilité de l'ensemble du système, un filtrage adéquat est appliqué pour atténuer les effets du bruit thermique, qui reste l'un des principaux facteurs limitants dans le SNR global. Bien que le bruit de quantification puisse être contrôlé de manière efficace avec un rapport signal-quantification du bruit (SQNR) supérieur de 10 dB à la cible SNDR de 74 dB, le bruit thermique persiste comme facteur déterminant dans la performance de l'ensemble du modulateur.

Enfin, l'évaluation des performances du prototype montre que les erreurs de source peuvent être efficacement réduites en ajustant l'AUXDAC, permettant ainsi de garantir un courant de cellule DAC précis et contrôlé avec une résolution de millivolts. Les résultats expérimentaux validant cette approche sont essentiels pour démontrer que la linéarisation par porte arrière peut être utilisée pour obtenir des ajustements de courant avec une précision nanoampère, tout en conservant une faible consommation d'énergie et une grande stabilité thermique.

Pour le lecteur, il est crucial de comprendre que, bien que cette technologie offre une grande amélioration des performances des DAC modernes, la complexité du design nécessite une gestion rigoureuse de la puissance et du bruit thermique. L'optimisation des différents éléments du circuit, notamment les résistances et les courants de commande, doit être effectuée avec soin pour garantir que la consommation d'énergie reste minimisée tout en atteignant les objectifs de précision et de bruit faibles. En outre, la connaissance approfondie des processus CMOS à faible nœud technologique, ainsi que la gestion de la stabilité thermique, devient primordiale dans la conception de tels circuits. Il est aussi important de noter que bien que les DAC à commande de courant à faible consommation d'énergie soient prometteurs, leur performance globale dépend largement de l'intégration de toutes les technologies, de la gestion des erreurs à l'optimisation de l'alimentation.

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