¿Cómo afectan las no linealidades y la precisión a los conversores digital-analógico?

El análisis de los conversores digital-analógico (DAC) no puede limitarse únicamente a aspectos estáticos como la transferencia de señal, sino que debe incluir consideraciones sobre su desempeño dinámico, la precisión de cada bit y las características no lineales que puedan introducir errores. Los errores de no linealidad integral (INL) y de no linealidad diferencial (DNL) son fundamentales para comprender cómo un DAC puede comportarse de manera no ideal.

El INL positivo se refiere al máximo error positivo en la transferencia de un DAC, mientras que el INL negativo señala el mayor error negativo en la misma. Por ejemplo, en un DAC de 7 bits, el máximo INL positivo puede ser de 1.5 LSB (Least Significant Bit, el valor más bajo de resolución), mientras que el INL negativo puede llegar hasta 21.0 LSB, lo que indica una distorsión significativa en la conversión. El INL mide la diferencia acumulada entre los valores ideales de salida de un DAC y los valores reales, reflejando la desviación global en el rango completo de la señal.

Por otro lado, la DNL mide la diferencia entre los niveles adyacentes, observando las variaciones de bit a bit. A diferencia del INL, la DNL se enfoca en los saltos entre niveles individuales, no en el error a lo largo de todo el rango de salida. Un ejemplo es cuando el cambio de un valor digital de "011" a "100" puede resultar en un cambio negativo de 20.5 LSBs, lo que implica una DNL de -1.5 LSBs. Esta medición revela cómo los pasos de conversión de un DAC pueden no ser uniformes, lo que genera errores en la conversión de la señal digital a analógica.

Un DAC no monótono presenta una característica crucial: los valores de salida pueden decrecer a medida que el valor de entrada aumenta. Esto ocurre cuando, por ejemplo, el código digital cambia de "011" a "100", lo que resulta en una caída inesperada en la señal de salida. Tal comportamiento es inaceptable en muchos sistemas, ya que significa que la señal analógica no sigue la progresión lógica del código digital. Un DAC con una DNL de -1 LSB o peor, es inherentemente no monótono, lo que puede generar grandes errores en la conversión.

En términos de un DAC de 16 bits, la precisión de cada bit debe mantenerse bajo un umbral muy específico para garantizar la exactitud del dispositivo. A medida que aumenta el número de bits, la dificultad para lograr una precisión ideal en los bits más significativos también aumenta. Esto se vuelve un desafío importante, ya que mantener un error de ±0.5 LSB en los bits más significativos en un conversor de más de 8 bits requiere un diseño muy cuidadoso y controlado.

Una consideración crítica en la dinámica de los DACs es la velocidad de conversión, es decir, el tiempo necesario para que un DAC proporcione una salida analógica cuando cambia el valor de entrada digital. Esta velocidad varía desde milisegundos hasta nanosegundos, dependiendo del tipo de DAC. La velocidad de conversión se ve influenciada por varios factores, entre ellos los capacitores parasitarios y la capacidad de los amplificadores operacionales en términos de su ganancia de banda y velocidad de subida. Estos factores afectan tanto las características estáticas como dinámicas del DAC.

Los amplificadores operacionales son esenciales para los DACs y pueden introducir errores de ganancia. La ganancia de un amplificador operacional no es infinita y, por lo tanto, existe un error entre la salida deseada y la salida real. Este error puede influir en la resolución y precisión de un DAC, especialmente en configuraciones invertidas. A mayor ganancia de la retroalimentación (loop gain), menor será el error de ganancia, pero siempre existe un límite práctico en la precisión alcanzable.

En resumen, los errores de INL y DNL, junto con la precisión de cada bit y la influencia de los amplificadores operacionales, son factores críticos que determinan el rendimiento de un DAC. Estos aspectos no solo afectan la conversión de señales, sino también la estabilidad y fiabilidad de sistemas que dependen de la conversión digital-analógica de señales.

¿Cómo afecta el tiempo de establecimiento y el ancho de banda de ganancia unitaria al rendimiento de los convertidores digital-analógico?

El tiempo de establecimiento está estrechamente relacionado con el ancho de banda de ganancia unitaria (GB, por sus siglas en inglés), dependiendo de las raíces de la respuesta del lazo cerrado (ver Apéndice D). Si el sistema está sobreamortiguado, entonces el GB determina la velocidad del amplificador operacional (op-amp) y la respuesta de un op-amp con un solo polo dominante ante un cambio escalón de voltaje puede expresarse como:

donde $A_{\text{CL}}$ es la ganancia del lazo cerrado del amplificador y $q_H$ es la frecuencia superior de 23 dB definida en el Apéndice E. Para evitar errores, el voltaje de salida sobreamortiguado dado por esta ecuación debe estar dentro de 0.5 LSB (Least Significant Bit) del valor final al final del tiempo de conversión. Por otro lado, si el sistema está subamortiguado, la respuesta al escalón presenta un comportamiento oscilatorio después del aumento inicial del escalón. Este comportamiento oscilatorio debe reducirse a 0.5 LSB al final del tiempo de conversión, o de lo contrario, se generará un error. Los gráficos y la discusión en el Apéndice D permiten evaluar la influencia del tiempo de establecimiento del amplificador operacional.

Para ilustrar la influencia del ancho de banda y el tiempo de establecimiento en el rendimiento de un DAC (convertidor digital-analógico), consideremos el siguiente ejemplo:

Ejemplo: Influencia del GB del Op-Amp y del Tiempo de Establecimiento en el Rendimiento de un DAC

Supongamos que un DAC utiliza un amplificador no inversor de condensador conmutado donde $C_1 = C_2$ y $GB = 1 \, \text{MHz}$. Encontramos el tiempo de conversión de un DAC de 8 bits si $V_{\text{REF}} = 1 \, \text{V}$.

La ecuación para el voltaje de salida es:

Resolviendo para $T$, obtenemos:

Este es el tiempo de conversión del DAC en este ejemplo.

El testeo de los DACs implica verificar sus características estáticas y dinámicas. Un buen método para examinar el rendimiento estático del DAC es la prueba de entrada-salida. Esta prueba requiere la disponibilidad de un convertidor análogo-digital (ADC) preciso. La configuración de prueba consiste en aplicar una palabra de entrada digital de $N + 2$ bits al DAC en prueba y al sustractor digital. El DAC convierte los $N$-bits de la palabra de entrada digital en un voltaje análogo $V_{\text{out}}$, que se aplica al ADC. La salida del ADC se aplica al sustractor digital. Es crucial que el ADC tenga al menos un bit más de resolución que el DAC para que sus errores no influyan en la prueba. Idealmente, el ADC debe ser 2 bits más preciso que el DAC. En un escenario ideal, la salida de error digital debería ser $000\ldots0$ con la resolución del DAC en prueba.

Otro test para el DAC utiliza la salida espectral del DAC, y no requiere un ADC más preciso. Este test utiliza un generador de patrones digitales aplicado al DAC bajo prueba, cuya salida se conecta a un analizador espectral. Un patrón de entrada digital diseñado para tener una frecuencia fundamental dominante se aplica a la entrada del DAC. Es importante que la magnitud de la frecuencia fundamental de este patrón esté al menos 6 N dB por encima de cualquiera de las armónicas, donde $N$ es la resolución del DAC bajo prueba. Un patrón sinusoidal implementado por una secuencia repetitiva de palabras digitales $N$-bit podría ser adecuado. La longitud de la secuencia determina la pureza de la frecuencia fundamental. La salida del DAC se aplica a un equipo que puede medir las armónicas de la salida analógica, como un analizador de distorsión. Si la distorsión armónica total (THD) es menor a 6 N dB por debajo de la frecuencia fundamental, entonces el INL y el DNL del DAC están dentro de 0.5 LSB.

Adicionalmente, el rendimiento dinámico de un DAC puede evaluarse también mediante el análisis de su señal a alta frecuencia. A medida que la frecuencia de la señal aplicada al DAC aumenta, el ruido de fondo también aumenta, lo cual afecta la relación señal-ruido (SNR) y, por ende, la cantidad de bits efectivos (ENOB) del DAC. Es importante destacar que, en sistemas de alta precisión, la reducción de ruido en la referencia de voltaje y la optimización de la tasa de cambio del amplificador son factores clave que impactan tanto en la calidad estática como dinámica de las conversiones.

¿Cómo mejorar la resistencia activa y las fuentes y sumideros de corriente en los circuitos CMOS analógicos?

El transistor MOS descrito en la Sección 4.1, ilustrado en la Figura 4.1-2, puede considerarse como una resistencia, aunque de manera no lineal, como se muestra en la Figura 4.1-4. Esta no linealidad puede mitigarse cuando los voltajes de drenaje y fuente varían en un rango pequeño, de modo que la resistencia ON del transistor se pueda aproximar como una resistencia de pequeña señal. En este contexto, se observa una configuración en la que los voltajes de drenaje y fuente del transistor forman los dos extremos de una “resistencia flotante”. Para que sea válida la aproximación de pequeña señal, se asume que vDS es pequeño. Las características I–V de la resistencia flotante se muestran en la Figura 4.1-3. Por lo tanto, el rango de valores de resistencia es grande pero no lineal. Cuando el transistor se opera en la región no de saturación, la resistencia se puede calcular a partir de la Ecuación (4.2-6), repetida a continuación, en la que se asume que vDS es pequeño.

El sumidero de corriente y la fuente de corriente son componentes a dos terminales cuyo valor de corriente en un instante dado es independiente del voltaje entre sus terminales. La corriente de un sumidero de corriente o una fuente de corriente fluye desde el nodo positivo, a través del sumidero o fuente, hacia el nodo negativo. Un sumidero de corriente típicamente tiene el nodo negativo en VSS y una fuente de corriente tiene el nodo positivo en VDD. La Figura 4.3-1(a) muestra la implementación de un sumidero de corriente usando un transistor MOS. La puerta se lleva al voltaje necesario para crear el valor deseado de corriente. El divisor de voltaje de la Figura 4.2-2 puede usarse para proporcionar este voltaje. Es importante notar que en la región no de saturación, el dispositivo MOS no es una buena fuente de corriente. En efecto, el voltaje a través del sumidero de corriente debe ser mayor que VMIN para que el sumidero de corriente funcione correctamente. Para la Figura 4.3-1(a), esto significa que vOUT debe ser mayor o igual a VGG - VT0.

La ventaja de los sumideros y fuentes de corriente mostrados en las Figuras 4.3-1(a) y 4.3-2(a) es su simplicidad. Sin embargo, hay dos áreas en las que su rendimiento puede necesitar mejoras para ciertas aplicaciones. Una mejora es aumentar la resistencia de salida de pequeña señal, lo que resulta en una corriente más constante en el rango de valores de vOUT. La segunda mejora es reducir el valor de VMIN, permitiendo un rango más amplio de valores de vOUT en los que el sumidero o fuente de corriente puede operar correctamente. Para mejorar ambos aspectos del rendimiento, es necesario aumentar la resistencia de salida de pequeña señal utilizando el principio ilustrado en la Figura 4.3-3(a). Este principio usa la configuración de puerta común para multiplicar la resistencia de la fuente r por la ganancia de voltaje aproximada de la configuración de puerta común con una resistencia de carga infinita.

Este principio se implementa en la Figura 4.3-4(a), donde la resistencia de salida (rds1) del sumidero de corriente de la Figura 4.3-1(a) debe aumentar debido a la ganancia de voltaje de puerta común de M2. Para verificar este principio, se calcula la resistencia de salida de pequeña señal del sumidero de corriente cascode de la Figura 4.3-4(a) usando el modelo de la Figura 4.3-4(b). La resistencia de salida de pequeña señal del sumidero de corriente cascode se aumenta por el factor gm2rds2.

Un cálculo de ejemplo de la resistencia de salida para un sumidero de corriente se muestra en el Ejemplo 4.3-1. Aquí, se calculan dos resistencias de salida: una para el sumidero de corriente simple de la Figura 4.3-1(a) y otra para el sumidero de corriente cascode de la Figura 4.3-4(a). Usando los parámetros del modelo de la Tabla 3.1-2, se obtiene una resistencia de salida de 250 kΩ para el sumidero de corriente simple, y una resistencia de salida de 9.25 MΩ para la configuración cascode.

Análisis del amplificador diferencial CMOS y sus ganancias en señales pequeñas

El amplificador diferencial CMOS es un bloque fundamental en el diseño de circuitos analógicos, especialmente en aplicaciones de amplificación de señales diferenciales. En su modelo de señal pequeña, el amplificador utiliza transistores MOS en configuración diferencial para amplificar la diferencia de voltajes entre sus dos entradas.

El modelo exacto para señales pequeñas de un amplificador diferencial CMOS, como se muestra en el diagrama de la Figura 5.2-9(a), describe las interacciones entre los transistores y las resistencias internas de drenaje. En este contexto, la ganancia de transconductancia diferencial, denotada como gmd, se deriva a partir de los parámetros de los transistores individuales (gm1, gm2) y las resistencias de salida (rds1, rds3). Este análisis se basa en suponer que el amplificador no está cargado y que los transistores M1 y M2 están perfectamente emparejados, lo cual simplifica la expresión para la ganancia de voltaje diferencial.

Al analizar el amplificador en su configuración descargada, y con la salida cortada a tierra en ac, se puede derivar la ganancia de transconductancia diferencial usando la fórmula:

Aquí, gm1 y gm2 son las ganancias de transconductancia de los transistores, y rds1 y rds3 representan las resistencias de drenaje de los transistores involucrados. La salida de corriente io¿ut bajo una condición de cortocircuito es otra variable relevante en el análisis.

El análisis de la ganancia de voltaje diferencial se hace más sencillo cuando se calcula la resistencia de salida del amplificador diferencial. Al hacerlo, se observa que la resistencia de salida total (rout) es la suma de las resistencias rds2 y rds4, lo que da lugar a una ganancia de voltaje que depende de la transconductancia gmd y de esta resistencia:

En esta ecuación, gds2 y gds4 son las conductancias de salida de los transistores, y esta forma muestra cómo la resistencia de salida afecta directamente la ganancia. El comportamiento de los transistores MOSFET en saturación y las relaciones entre los parámetros de señales pequeñas y grandes son cruciales para entender el rendimiento del amplificador.

Otro aspecto esencial en el análisis es la ganancia de modo común, que idealmente debería ser cero en amplificadores diferenciales CMOS bien diseñados. Esto se logra gracias a la capacidad del espejo de corriente para rechazar señales comunes. Sin embargo, las imperfecciones en el diseño pueden generar una ganancia de modo común no nula, debido a desajustes en los transistores M1 y M2 o en el espejo de corriente. A pesar de que el espejo de corriente se asume perfecto en muchas aproximaciones, la realidad puede generar pequeñas desviaciones.

La relación entre las ganancias de modo diferencial y común es crítica para determinar la relación de rechazo de modo común (CMRR). El CMRR es una métrica importante en el diseño de amplificadores diferenciales, ya que indica la capacidad del amplificador para rechazar señales comunes. Para mejorar el CMRR, se recomienda usar un sumidero de corriente en cascode, que aumenta el CMRR mediante la mejora de las resistencias de salida, aunque a expensas de la corriente de modo común.

Por último, el análisis de la respuesta en frecuencia del amplificador diferencial se ve afectado por las capacidades parásitas de los transistores en cada nodo del circuito. Estas capacitancias parásitas pueden influir en la respuesta en frecuencia y generar polos adicionales en la función de transferencia del amplificador. En la mayoría de los casos, sin embargo, se puede simplificar este análisis al suponer que algunas capacitancias son despreciables, lo que da lugar a una función de transferencia más simple.

El método intuitivo de análisis de señales pequeñas es fundamental en el diseño de circuitos analógicos. Este método busca proporcionar una forma más rápida y directa de realizar análisis sin perder la precisión necesaria. En circuitos CMOS, es común recurrir a este tipo de análisis simplificado para obtener resultados rápidos y efectivos en el diseño y optimización de amplificadores.

¿Cómo diseñar un amplificador operacional de dos etapas utilizando tecnología CMOS?

El diseño de un amplificador operacional CMOS de dos etapas es un proceso detallado que involucra la optimización de múltiples parámetros eléctricos y la cuidadosa selección de dispositivos y valores. Cada decisión en este proceso tiene un impacto directo en las características de rendimiento del amplificador, como la ganancia, el ancho de banda de ganancia unitaria (GB), la tasa de cambio (slew rate) y la eficiencia en el consumo de energía.

El primer paso en el diseño es elegir el tamaño adecuado para los transistores, particularmente los que forman el núcleo del amplificador. Uno de los factores críticos en este proceso es la relación de ancho y largo de los transistores (W/L). Al aumentar esta relación, se incrementa la transconductancia (gm), lo que puede mejorar la respuesta en frecuencia y reducir el ruido. Sin embargo, es esencial asegurarse de que estos ajustes no deterioren otros parámetros importantes, como la estabilidad o la linealidad de la señal.

El segundo aspecto a considerar es el capacitor de compensación Cc, que juega un papel crucial en la estabilización del amplificador y en la determinación del margen de fase. Para alcanzar un margen de fase de 60°, la elección del valor de Cc debe ser precisa, y generalmente se ajusta en función de la capacitancia de carga CL del amplificador. La relación entre CL y Cc influye directamente en la ganancia de banda (GB) y la frecuencia de corte superior del amplificador.

Es crucial también seleccionar correctamente los valores de las corrientes de cola (I5, I6) que alimentan las transistores. Estas corrientes determinan el comportamiento en frecuencia del amplificador y están directamente relacionadas con la tasa de cambio (slew rate). Un aumento en la corriente de cola incrementa el slew rate, lo que permite al amplificador responder más rápidamente a señales de alta frecuencia. Sin embargo, esto puede aumentar el consumo de energía, por lo que se debe encontrar un equilibrio entre estos dos aspectos.

Un parámetro adicional a tener en cuenta es la relación entre las transconductancias de los transistores involucrados en la carga del amplificador, como gm3/gm1 o gm4/gm2. Reducir esta relación puede mejorar el rendimiento en términos de ruido, pero siempre debe hacerse sin comprometer otros aspectos del diseño, como la estabilidad o la ganancia. Además, es fundamental asegurarse de que las frecuencias de corte de los polos y ceros del sistema estén adecuadamente distribuidas, de manera que no interfieran negativamente en la respuesta en frecuencia del amplificador.

En cuanto al rechazo de ruido de la fuente de alimentación (PSRR), se puede mejorar al aumentar la resistencia de salida de ciertos transistores, como el transistor M5. Este ajuste se realiza generalmente aumentando las dimensiones del transistor, pero siempre debe hacerse de manera que no afecte significativamente otros parámetros del amplificador. En situaciones donde el rechazo de PSRR no es suficiente, se puede considerar la implementación de resistores de anulación para mitigar los efectos del cero RHP (Right Half Plane Zero).

El proceso de diseño de un amplificador operacional CMOS de dos etapas es un equilibrio constante entre la teoría, los cálculos precisos y las simulaciones prácticas. Cada decisión tomada en las etapas iniciales del diseño tiene implicaciones a largo plazo en el rendimiento del amplificador, y la experiencia juega un papel clave en encontrar los valores óptimos para cada parámetro.