Come Funzionano i Convertitori Analogico-Digitali e l'Errore di Quantizzazione

Quando un segnale analogico viene campionato a un momento preciso chiamato "tempo di campionamento $T_s$ ", viene utilizzato un dispositivo chiamato "sample and hold" per mantenere il valore del segnale prima di convertirlo in un valore digitale. Ad eccezione degli ADC di tipo dual-slope, in cui si utilizza il numero BCD, nella maggior parte degli ADC si adotta il sistema numerico binario per la rappresentazione digitale dopo la conversione. Una volta che si decide quale rappresentazione digitale utilizzare, si determina anche la grandezza del passo. Ad esempio, se usiamo un numero decimale a 4 cifre per rappresentare un valore digitale, questo valore può variare da 0000 a 9999, con passi di 1. Questo intervallo viene comunemente chiamato "risoluzione", ma in ambito digitale si usa un termine più specifico: "livello di quantizzazione" o "cifra meno significativa" nel sistema decimale e "bit meno significativo" nel sistema binario.

Per comprendere meglio il concetto, supponiamo di voler rappresentare un segnale analogico con un numero decimale a 4 cifre, ad esempio, un valore di 1234.5. In questo caso, la rappresentazione digitale più vicina sarà 1234, dato che l’errore tra 1234.5 e 1234 è inferiore a 0.5. Ma cosa succede quando l'input è 1234.9? La risposta, ovviamente, sarà 1235, poiché 1234.9 è più vicino a 1235 che a 1234. Questo processo di conversione dell'input analogico in un valore digitale viene definito "quantizzazione", e la regola per la sua realizzazione è semplice: quando la differenza tra il valore analogico e quello digitale assegnato è inferiore alla metà della cifra meno significativa (o bit meno significativo), la differenza viene ignorata. Se, invece, la differenza è pari o superiore a metà della cifra meno significativa, il valore digitale viene incrementato di una unità.

La quantizzazione introduce inevitabilmente un errore, che può essere rappresentato da un errore massimo pari a ±0.5 cifra meno significativa (LSD) per il sistema decimale e ±0.5 bit meno significativo (LSB) per il sistema binario. Questo errore è chiamato "errore di quantizzazione" ed è presente in tutte le conversioni da analogico a digitale, indipendentemente dal tipo di ADC utilizzato. Per esempio, con un ADC a 3 bit, i livelli di quantizzazione sono compresi tra 0 e 7 (in decimale) e vengono rappresentati dai numeri binari da 000 a 111. Se, ad esempio, un segnale analogico ha un valore di 0.5, il sistema lo rappresenterà come 1, con un errore di +0.5. Se il valore analogico è 6.4999, il valore binario risultante sarà 110, ovvero 6 in decimale, con un errore di -0.4999.

Per comprendere meglio questo concetto, possiamo considerare la rappresentazione di un valore analogico in un sistema binario a 3 bit. La tabella che segue mostra i valori di quantizzazione per un ADC a 3 bit, con valori compresi tra 0 e 7 V, suddivisi in sette livelli (0.5, 1.5, 2.5, 3.5, 4.5, 5.5, 6.5 V). Il segnale analogico viene confrontato con ciascuno di questi livelli tramite comparatori, e il valore binario corrispondente viene determinato in base al livello di tensione più vicino. Questo processo di confronto viene implementato tramite un encoder che decodifica i segnali provenienti dai comparatori.

Il tipo di ADC più semplice è il "FLASH ADC", che esegue la conversione diretta dell'analogico in digitale. In questo tipo di ADC, un segnale analogico viene confrontato con una serie di livelli di riferimento preimpostati, e il risultato della conversione viene ottenuto utilizzando una rete di comparatori e un encoder. Un esempio pratico di ADC FLASH a 3 bit mostra come il segnale in ingresso venga confrontato con i livelli di 0.5 V, 1.5 V, 2.5 V, 3.5 V, 4.5 V, 5.5 V e 6.5 V, con il risultato della conversione digitale ottenuto attraverso una codifica binaria. La conversione in un ADC FLASH avviene in un tempo molto breve, noto come "tempo di conversione", che dipende dai tempi di assestamento dei comparatori e dalla logica dell'encoder.

Un altro tipo di ADC è il Successive Approximation Register (SAR), che si basa su un principio di approssimazione successiva, in cui il valore analogico viene gradualmente avvicinato al valore digitale. Il Successive Subtraction ADC, invece, si fonda su un processo di sottrazione successiva, mentre il Dual Slope ADC e il Sigma-Delta ADC utilizzano tecniche più sofisticate per la conversione analogico-digitale. Ogni tipo di ADC ha i suoi vantaggi e svantaggi, a seconda dell'applicazione e delle esigenze di velocità, precisione e costo.

È fondamentale comprendere che, indipendentemente dal tipo di ADC utilizzato, l'errore di quantizzazione è sempre presente e rappresenta una limitazione intrinseca del processo di conversione. Questo errore è legato al fatto che la rappresentazione digitale di un valore analogico non può mai essere perfettamente precisa, ma deve essere arrotondata al valore digitale più vicino, introducendo un margine di errore che deve essere preso in considerazione nelle applicazioni pratiche.

Come funziona il Delta Sigma ADC: Analisi del circuito e dei suoi comportamenti

Nel periodo contrassegnato come TOFF, che corrisponde a (T2 + T3), il condensatore mantiene una carica negativa $QN$ come indicato dalla formula:

QN = +V_R + c R + V + V_i n T + V - R c R + -V + V_i n 2 s Rc R T3

A questo punto, ci si potrebbe chiedere a quale livello aumenterebbe la tensione del condensatore $voi$ al termine dell'intervallo T4. La risposta sta nel fatto che il feedback negativo attorno all'integratore spinge l'ingresso DC effettivo dell'integratore (cioè: il valore medio della corrente di ingresso $I_T$ su un intero periodo di clock $T_c$ ) verso zero. Pertanto, la variazione netta della carica del condensatore durante un ciclo di clock tende a zero. Così, il valore di $voi$ al termine dell'intervallo T4 sarà lo stesso (= +Vo) di quello che era all'inizio dell'intervallo T1.

In questa luce, possiamo concludere che la quantità totale delle due diminuzioni di carica che si verificano negli intervalli T1 e T2 sarà uguale alla quantità totale di aumento della carica negli intervalli T3 e T4. Perché il circuito funzioni correttamente, dobbiamo avere $QP = QN$ , e quindi otteniamo:

(- ) ( V_R + +V - ) V c + V i n R T1 + + −V c + V in T4

Continuando con il riarrangiamento dell’equazione, otteniamo:

V_R R \{ (T2 + T3) − (T1 + T4) \} + V_{in} = 0

Da questa espressione, risulta evidente che il valore di $V_c$ non appare in modo esplicito, come si vede nell'equazione precedente.

Durante il periodo (T1 + T4), la tensione di uscita dell'integratore $voi$ è positiva e, di conseguenza, la tensione del comparatore $voc$ è "1". Questo intervallo è quindi indicato come TON. Al contrario, durante l'intervallo complementare (T2 + T3) del periodo di clock, la tensione di uscita dell'integratore è negativa, la tensione di uscita del comparatore è "0", e quindi questo periodo è indicato come TOFF. Pertanto, abbiamo:

V_R R (TON − TOFF) = V_{in} R (TON + TOFF)

Il contatore up/down in figura 9.34 conterà in aumento durante TON e in diminuzione durante TOFF, dove NON = T_ON e NOFF = T_OFF.

L'output digitale del contatore sarà dato dalla differenza tra il conteggio durante TON e TOFF, ossia $(NON - NOFF)$ , e questa quantità sarà proporzionale al segnale in ingresso $V_{in}$ . Se $N \cdot R_s$ è impostato, per esempio, su 1000, l'output del contatore sarà direttamente indicativo di $V_{in}$ in millivolt.

Va notato che il valore medio dell'uscita $V_s$ dell'interruttore SW è:

V_s = \frac{1}{T} \int_{T_{ON}} V_s \, dt - \int_{T_{OFF}} V_s \, dt = (TON - V_{in})

Il filtro passa-basso digitale estrae il valore medio di questa serie di bit delta modulati all'uscita Q del flip-flop D e implementa così l'equazione precedente.

Quando $V_{in} = 0$ , l'ingresso dell'integratore è una forma d'onda quadrata simmetrica di ± $V_R$ , che verrà integrata per produrre un'onda triangolare. Quando la tensione dell'onda triangolare $V_{oi}$ è maggiore o uguale a zero, l'uscita del comparatore $V_c$ sarà "1". Le "1" verranno memorizzate nell'uscita Q al successivo fronte di salita del clock. Di conseguenza, la sequenza di bit all'uscita di Q avrà "1" e "0" alternati. Poiché il numero di "1" è uguale al numero di "0", l'uscita del filtro passa-basso digitale avrà "metà del valore a piena scala" (ad esempio, $b_{n-1}, b_{n-2}, \ldots, b_1, b_0 = 1000 \ldots 000$ ).

Quando $V_{in} > 0$ , l'ingresso dell'integratore sarà $(V_{in} + V_R)$ quando $Q = "1"$ e $(V_{in} - V_R)$ quando $Q = "0"$ . L'onda triangolare $V_{oi}$ passerà da una tensione negativa a una positiva più rapidamente, come mostrato nella figura. In questo caso, ci sarà un numero maggiore di "1" rispetto a "0" nella sequenza di bit all'uscita di Q, e quindi l'uscita del filtro passa-basso digitale sarà maggiore di "metà valore a piena scala".

Se $V_{in} < 0$ , l'ingresso dell'integratore sarà $(-V_{in} + V_R)$ quando $Q = "1"$ e $(-V_{in} - V_R)$ quando $Q = "0"$ . L'onda triangolare $V_{oi}$ transiterà più velocemente verso una tensione positiva che verso una negativa. In questo caso, il numero di "0" sarà maggiore di "1", quindi l'uscita del filtro sarà inferiore a "metà valore a piena scala".

Infine, sebbene in un ADC tradizionale il tempo di conversione sia facilmente definito, per un ADC Delta Sigma il tempo di conversione è più complesso da determinare. Il motivo principale è che l'output viene calcolato tramite una media digitale della sequenza di bit in uscita dal flip-flop D. Maggiore è la lunghezza della sequenza di bit (e quindi il numero di periodi del clock), più alta sarà la risoluzione della media calcolata, migliorando così la precisione del valore digitale risultante. Normalmente, la lunghezza della sequenza per la media può essere 512 o 1024 bit (cicli di clock), e pertanto è necessario attendere 512 o 1024 cicli per ottenere una conversione accurata.

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