¿Cómo diseñar amplificadores operacionales CMOS de bajo voltaje y alta eficiencia?

El diseño de amplificadores operacionales (op-amps) CMOS de bajo voltaje presenta desafíos significativos, especialmente cuando la tensión de alimentación se reduce a niveles de 1 V o menos. Este tipo de diseño requiere una atención especial a la relación entre la ganancia y la eficiencia energética, debido a las limitaciones que impone la baja tensión de operación.

Uno de los aspectos cruciales en la creación de un op-amp CMOS es la selección adecuada de las relaciones W/L de los transistores, que determina el rendimiento general del amplificador. En el caso de los transistores M11 y M12, las relaciones W/L pueden expresarse mediante la ecuación W11/W12 = 2 × I11 × I12, lo que refleja cómo las características de los transistores afectan la corriente de salida y el comportamiento de la ganancia. Este cálculo es esencial para lograr un diseño eficiente y estable de la etapa de entrada, donde los transistores M6 y M7 deben tener relaciones W/L iguales para evitar disparidades en el rendimiento.

El tamaño de los transistores M8 y M9 debe ser tan pequeño como sea posible para reducir el efecto del polo parasitario, conocido como el polo espejo. Sin embargo, la caída de voltaje a través de los transistores M4, M6 y M8 no debe exceder la tensión de alimentación, lo cual establece restricciones adicionales en el diseño de la tensión entre la puerta y la fuente (VGS) de los transistores. En este caso, la VGS de M8 se calcula como VGS8 = VDD - 2 × VON, resultando en una tensión de 1.5 V, lo que sugiere la posibilidad de utilizar un espejo de corriente en cascode para M8 y M9, lo que aumentaría la ganancia de la etapa.

Además de los cálculos para la ganancia, se debe considerar la influencia de la capacitancia parasitaria en la determinación de los polos del amplificador. Por ejemplo, los polos en las fuentes de M6 y M7 se encuentran en un rango de frecuencia dado por gm6, un parámetro que se puede calcular usando las relaciones de W/L y los valores de corriente. Estos polos, que dependen de los valores de la transconductancia gm y las capacitancias, son cruciales para evitar que la ganancia disminuya a frecuencias más altas.

En el diseño de la etapa final, la relación W/L de los transistores M13 y M14 debe ser ajustada para satisfacer la especificación de ganancia deseada. La corriente en estos transistores se ajusta de acuerdo a las necesidades de la etapa, y se asegura que el voltaje de salida máximo (Vout(max)) se mantenga dentro de los límites operativos. Al mantener el voltaje de saturación de M13 dentro del rango adecuado, se garantiza que el amplificador pueda operar correctamente a bajas tensiones de alimentación.

Un problema importante que surge al reducir la tensión de alimentación es la disminución del rango de voltaje común de entrada. Esto puede afectar la capacidad del amplificador para manejar señales de entrada más grandes, lo que a su vez reduce su rendimiento general. Para contrarrestar esto, se pueden usar etapas de entrada paralelas o transistores con un umbral de tensión más bajo. En algunos casos, se recurre a transistores "naturales", cuyo umbral de tensión es muy bajo, lo que les permite operar eficazmente en estas condiciones de voltaje reducido.

Otro desafío inherente al diseño de amplificadores operacionales de bajo voltaje es que, a medida que la tensión de alimentación disminuye, la disipación de potencia no se reduce proporcionalmente. Esto se debe a que la ganancia de los op-amps está directamente relacionada con el producto gm × rds, donde rds disminuye debido al incremento del parámetro lambda (modulación de canal), lo que provoca un aumento en la transconductancia gm. Como resultado, se requieren mayores corrientes para mantener el rendimiento, lo que a su vez aumenta el área y la capacitancia parasitaria. Este fenómeno puede requerir etapas adicionales de ganancia para compensar la reducción de ganancia en la primera etapa, lo que aumenta la complejidad del diseño.

Para construir op-amps CMOS que funcionen con tensiones de alimentación inferiores a 1.5 V, se pueden utilizar técnicas adicionales como la técnica de "bulk-driven", en la cual se aprovecha la capacidad de los transistores de aprovechar el voltaje en el bulk (base) para controlar su comportamiento. Esto permite que el amplificador opere a un voltaje de alimentación de tan solo 1 V, con un rango de voltaje común de entrada de 25 mV y una ganancia que puede alcanzar hasta 275 V/V, aunque la ganancia puede mejorarse con etapas de ganancia adicionales.

El diseño de amplificadores operacionales de bajo voltaje no es solo un reto técnico en cuanto a la reducción de la tensión de alimentación. A medida que la tensión disminuye, los transistores se acercan a su límite de saturación, lo que provoca que la ganancia caiga de manera significativa. La solución a este problema implica la utilización de transistores con umbrales más bajos, y la incorporación de técnicas avanzadas como la compensación Miller de múltiples etapas o el uso de transistores naturales, los cuales permiten que el amplificador mantenga una ganancia y un rendimiento adecuados sin incrementar significativamente la disipación de potencia. Sin embargo, estos enfoques pueden aumentar la complejidad y el tamaño del diseño.

¿Cómo se mejora el rendimiento de los circuitos integrados en la fabricación CMOS?

En el proceso básico de fabricación de semiconductores CMOS, se utilizan diversas técnicas y materiales para optimizar el rendimiento y la confiabilidad de los circuitos integrados. Uno de los componentes clave en este proceso es la formación de silicio, que juega un papel crucial en la conexión de las distintas partes del circuito. El proceso de salicidado, o salicide, es una técnica de alineación automática que asegura que el silicio se forme solo en las áreas deseadas, sin interferir con los espaciadores de nitruro. Esta técnica de salicidado es crucial, ya que permite obtener resistencias bajas en las interconexiones, lo que mejora la eficiencia del circuito. La formación de silicio es seguida por la deposición de una capa gruesa de óxido sobre el obleto, la cual es planificada mediante un proceso de CMP (planarización química mecánica). Este paso es esencial para crear una superficie plana, en la que se definen las ubicaciones para los contactos.

Los contactos se forman mediante un proceso fotolitográfico, donde primero se definen las ubicaciones y luego se realizan los grabados para eliminar las áreas de óxido donde se harán los contactos. Para asegurar la adherencia y la protección contra la difusión, se deposita una capa de titanio/titanio-nitrógeno (Ti/TiN) antes de aplicar una capa gruesa de tungsteno (W). Tras la formación de los contactos, se realizan más pasos de CMP para pulir el tungsteno y dejar solo los contactos necesarios. Una vez que se han formado los contactos, se continúa con la deposición de aluminio, que se utiliza para formar las primeras capas de interconexión metálica (Metal 1). Estos pasos se repiten con el uso de nuevas capas de óxido y la deposición de tungsteno para formar las siguientes capas de metal (Metal 2, Metal 3, etc.). La deposición de una capa de pasivación es el último paso para proteger el circuito de intrusiones químicas o rayaduras.

A medida que avanzan los procesos de miniaturización de los circuitos, se hace necesario utilizar técnicas adicionales para mejorar el rendimiento. Por ejemplo, en algunos procesos, el silicio de titanio se forma en todas las interfaces de silicio, incluidas las del polisilicio. Esto reduce considerablemente la resistencia, lo cual es vital en los circuitos donde se requiere una interconexión de baja resistencia. Sin embargo, para los circuitos analógicos, donde se prefieren componentes de alta resistencia, se debe evitar la formación de silicio sobre el polisilicio. Para esto, se utiliza una máscara especial para bloquear la formación de silicio en estas áreas.

Los diseñadores de circuitos analógicos a menudo enfrentan la necesidad de crear componentes como capacitores de alto rendimiento. Existen varias formas de fabricarlos, como los capacitores poly-óxido-poly, metal-óxido-metal (MOM), y metal-insulador-metal (MiM). Los capacitores poly-óxido-poly se fabrican añadiendo un paso adicional después de la etapa de gate-polysilicon, lo que permite que dos capas de polisilicio se ubiquen una sobre otra, con una capa de óxido interpuesta. Los capacitores MOM, por otro lado, aprovechan las capas de metal existentes sin necesidad de pasos adicionales en el proceso de fabricación. Los capacitores MiM requieren la formación de una capa adicional de metal, que se sitúa encima de una fina capa de óxido.

La integración de circuitos analógicos con circuitos digitales complejos plantea un desafío importante: la interferencia causada por el ruido digital. Este ruido puede afectar significativamente el rendimiento de las señales analógicas, por lo que es necesario tomar precauciones. Para evitar esta interferencia, se emplean técnicas de diseño para reducir el ruido digital, como el uso de pozos profundos n-well (DNW). Un pozo n profundo se sitúa por debajo de los pozos p y n estándar, y se conecta a una fuente de suministro tranquila, como VDD. Este aislamiento reduce el ruido digital y mejora el rendimiento de los circuitos analógicos.

El diseño de circuitos integrados en tecnologías de 65 nm y menores también enfrenta el desafío de la reducción de voltajes de suministro. Aunque los voltajes de núcleo continúan reduciéndose, los voltajes de I/O no siguen la misma tendencia. Esto genera dificultades en la interfaz entre el núcleo y la I/O, pero una solución consiste en emplear transistores con voltajes de ruptura más altos en conjunto con los dispositivos estándar. Esto se logra utilizando múltiples óxidos de puerta, donde los transistores del núcleo utilizan óxidos más pequeños y los dispositivos I/O emplean óxidos más grandes.

Además de las tecnologías tradicionales como el LOCOS (Silicio Oxido con Aislamiento Localizado), que se usa para la fabricación de dispositivos CMOS en procesos de 0.35 micras y superiores, la evolución de los procesos de fabricación ha permitido la implementación de tecnologías avanzadas para la mejora del rendimiento y la miniaturización. Cada uno de estos avances contribuye a una mayor eficiencia y capacidad de integración en los circuitos, lo cual es esencial para la electrónica moderna, que demanda cada vez más circuitos más pequeños, rápidos y eficientes.

¿Cómo afecta la inyección de carga y el paso de reloj en el funcionamiento de los interruptores MOSFET?

En un interruptor MOSFET, la capacitancia juega un papel crucial en el desempeño del dispositivo. Dos tipos de capacitores están asociados con el interruptor MOSFET: los capacitores cuyo terminal está conectado a la puerta, y los capacitores de depleción entre el drenaje y la fuente y el bulk. Los capacitores de la puerta pueden provocar una inyección de carga hacia los capacitores que están conmutando, mientras que los capacitores de depleción afectan el valor de los capacitores conmutados como parasíticos. Como el impacto de los capacitores de depleción puede ser eliminado mediante técnicas de circuitos, nos centraremos únicamente en la influencia de los capacitores de la puerta.

El modelo mostrado en la Figura 4.1-9 es útil para estudiar la inyección de carga en el interruptor MOSFET. En la Figura 4.1-9(b), se presenta un modelo del transistor donde el canal está simbolizado como una resistencia, Rchannel, y la capacitancia de acoplamiento puerta-canál, representada por Cchannel. Los valores de Cchannel y Rchannel dependen de las condiciones de los terminales del dispositivo. El acoplamiento puerta-canál está distribuido a lo largo del canal, al igual que la resistencia del canal, Rchannel. Además de la capacitancia del canal, existen los capacitores de solapamiento, CGSO y CGDO. Es conveniente aproximar la capacitancia total del canal dividiéndola en dos capacitores de tamaño igual, colocados en los terminales puerta-fuente y puerta-drenaje, como se ilustra en la Figura 4.1-9(c). Estos capacitores representan la carga almacenada en el canal del interruptor MOSFET. Además de estos capacitores, están los capacitores de solapamiento, CGSO y CGDO. Mantendremos estos dos capacitores distintos ya que causan diferentes formas de transferencia de carga durante la operación del interruptor.

Por ejemplo, cuando el interruptor está activado, hay una carga en el canal que debe ser retirada antes de que el interruptor se apague. El flujo de esta carga desde el canal hacia los terminales del interruptor se denomina inyección de carga en el canal. Además de la inyección de carga del canal, el reloj en la puerta del interruptor está conectado a los terminales del interruptor mediante los capacitores de solapamiento. Si hay algún cambio en el voltaje a través de estos capacitores, habrá un flujo de carga correspondiente, conocido como paso de reloj (clock feedthrough). Se observa que puede haber paso de reloj siempre que haya un cambio en el voltaje de la puerta con respecto a los terminales del interruptor, independientemente de si el interruptor está activado o desactivado.

Consideremos primero la inyección de carga del canal utilizando la Figura 4.1-9(a). Cuando el interruptor está encendido, se almacenará una carga en el canal que es igual a Q = 2WLCox(VH – vin – VT), donde VH es el valor de la señal del reloj aplicada a la puerta cuando el interruptor está encendido, por ejemplo, VH ≈ VDD, y vin = VS. Cuando el interruptor se apaga, esta carga se inyecta en los terminales de la fuente y el drenaje. Si asumimos que la carga se divide equitativamente, la mitad va a la fuente de voltaje de entrada, vin, y la otra mitad al CL. La mitad que pasa por CL crea un cambio en el voltaje a través de CL dado por:

La inyección de carga no influye en vin, ya que es una fuente de voltaje. Se puede observar que la inyección de carga del canal es una función del voltaje de entrada y variará a medida que cambie dicho voltaje. También se sabe que la carga del canal tendrá una constante de tiempo igual a la resistencia del canal multiplicada por la capacitancia del canal.

El paso de reloj (clock feedthrough), también denominado inyección de carga y paso de carga, permite que la carga se transfiera desde la señal de la puerta (que generalmente es un reloj) hacia los nodos de drenaje y fuente, un efecto indeseable pero inevitable. El paso de reloj involucra un proceso complejo cuyos efectos resultantes dependen de varios factores, tales como el diseño del transistor, sus dimensiones, los niveles de impedancia en los nodos de fuente y drenaje, y la forma de onda de la puerta. Es casi imposible describir todos estos efectos de manera precisa de forma analítica; para eso tenemos computadoras. Sin embargo, es útil desarrollar una comprensión cualitativa de este importante efecto.

Para el circuito de la Figura 4.1-9, es interesante examinar el flujo de carga en el interruptor durante una transición de alto a bajo en la puerta. Además, es conveniente considerar dos casos con respecto a la transición de la puerta: un tiempo de transición rápido y uno lento. Primero consideremos el caso de transición lenta. A medida que la puerta cae, se inyecta algo de carga en el canal. Sin embargo, inicialmente el transistor permanece activado, de modo que cualquier carga inyectada fluye hacia la fuente de voltaje de entrada, VS. Ninguna de esta carga aparecerá en el capacitor de carga, CL. A medida que el voltaje de la puerta cae, en algún momento el transistor se apaga (cuando el voltaje de la puerta llega a VS + VT). Después de que el transistor se apaga, no hay otro camino para la inyección de carga, excepto a través de CL. Para el caso rápido, la constante de tiempo asociada con la resistencia del canal y la capacitancia del canal limita la cantidad de carga que puede fluir hacia la fuente de voltaje, de modo que parte de la carga del canal que se inyecta mientras el transistor está activado contribuye a la carga total en CL.

Para desarrollar una intuición sobre los casos rápido y lento, es útil modelar el voltaje de la puerta como una forma de onda constante a trozos (una forma de onda cuantificada) y considerar el flujo de carga en cada transición, como se ilustra en las Figuras 4.1-10(a) y 4.1-10(b). En estas figuras, el rango de voltaje a través de CL representa el período en el que el transistor está activado. En ambos casos, el paso de voltaje cuantificado, ΔV, es el mismo, pero el tiempo entre pasos es diferente. Se observa que el voltaje a través de CL es una función exponencial cuya constante de tiempo está determinada por la resistencia del canal y la capacitancia del canal, y no cambia de un caso rápido a uno lento.

Es importante destacar que el análisis de la inyección de carga del canal y del paso de reloj requiere una comprensión precisa de cómo las características del transistor, como la capacitancia y la resistencia, afectan la distribución de la carga. Aunque el modelo cualitativo proporcionado ayuda a desarrollar una comprensión general del fenómeno, las soluciones precisas de estos efectos generalmente requieren simulaciones computacionales detalladas. Los efectos de inyección de carga y paso de reloj no deben subestimarse, ya que pueden afectar significativamente el rendimiento de circuitos analógicos, especialmente en aplicaciones sensibles como la conmutación de señales en sistemas de muestreo y retención.