¿Cómo mejorar el rango de voltaje común en etapas de entrada diferencial de baja tensión?

En circuitos de amplificadores operacionales de bajo voltaje, la limitación del rango de voltaje común de entrada (ICMR) es una preocupación clave. Este rango determina los valores de voltaje dentro de los cuales los transistores de entrada pueden funcionar correctamente. Un diseño eficaz de la etapa de entrada diferencial debe permitir que los transistores operen dentro de este rango sin comprometer la eficiencia del amplificador. En este contexto, el uso de etapas de entrada diferenciales con transistores de canal n y canal p en paralelo ofrece una posible solución.

Cuando se utiliza un solo amplificador diferencial, el rango de voltaje común de entrada (ICMR) se ve limitado por los umbrales de voltaje de saturación de los transistores. Por ejemplo, en una configuración típica con un suministro de 1.5 V, el ICMR es de aproximadamente 0.6 V, con un rango que va desde 1.3 V hasta 1.9 V. Esto deja parte del suministro de voltaje inutilizado. Idealmente, el ICMR debe estar centrado en el rango de voltaje de alimentación para maximizar el rendimiento del circuito.

La incorporación de una etapa de entrada diferencial de canal n y una de canal p en paralelo puede ampliar el rango de entrada común, permitiendo que este se extienda más allá de los límites de voltaje de alimentación. En este enfoque, el voltaje mínimo de suministro sigue siendo el mismo que el de una etapa diferencial convencional, pero el ICMR ahora puede exceder los límites del suministro de energía, lo que proporciona una mejora significativa. Sin embargo, la operación de estas etapas de entrada en paralelo introduce tres regiones distintas de funcionamiento que deben ser cuidadosamente analizadas.

En la primera región, cuando el voltaje común de entrada (Vicm) es menor que un valor específico relacionado con los voltajes de saturación y de puerta de los transistores de canal n, no todos los transistores de canal n están en saturación. En este escenario, las corrientes en los transistores MN1 y MN2 siguen fluyendo debido a las fuentes de corriente MN3 y MN4, lo que hace que el voltaje en la puerta de estos transistores se mantenga constante. Mientras tanto, el transistor de salida MN5 entra en la región activa, lo que provoca una disminución de la corriente en MN1 y MN2 y hace que sus drenajes se eleven hasta el voltaje de alimentación (VDD), lo que apaga el amplificador diferencial de canal n.

En una segunda región, cuando Vicm se encuentra dentro del rango determinado por los voltajes de encendido de ambos transistores, tanto el canal n como el p funcionan en saturación. La transconductancia pequeña de la señal en este rango es la suma de las transconductancias de ambos canales, proporcionando una respuesta lineal más estable.

En la tercera región, cuando Vicm supera un valor específico, el transistor de canal p comienza a apagarse, lo que provoca un cambio en las corrientes y altera la transconductancia, lo que puede introducir no linealidades no deseadas.

Este comportamiento introduce un desafío en términos de mantener una transconductancia efectiva constante. Una de las estrategias empleadas para abordar este problema es ajustar las corrientes de polarización de las etapas de entrada en función de Vicm. Dado que la transconductancia de pequeña señal es proporcional a la raíz cuadrada de la corriente de polarización, si una de las etapas se apaga, la corriente de la otra se incrementa, lo que puede compensar las variaciones en la transconductancia efectiva.

Además, este método requiere la implementación de circuitos externos adicionales para cambiar las corrientes de polarización de manera adecuada. En las etapas de entrada en paralelo, las corrientes de polarización de los canales n y p son controladas mediante espejos de corriente y otras técnicas de compensación. Esto puede ser muy eficaz para voltajes de alimentación entre 2 y 3 V. Sin embargo, cuando la alimentación es inferior a estos valores, especialmente por debajo de 1.5 V, la implementación de estas soluciones se vuelve más compleja y generalmente se recurre a una única etapa diferencial.

En voltajes de alimentación inferiores a 1 V, la operación en modo de conducción de bulk para los MOSFET puede ofrecer una alternativa. Esta técnica permite extender el ICMR por debajo del voltaje negativo de suministro en un MOSFET de canal n, lo que aumenta aún más la flexibilidad de diseño para amplificadores de bajo voltaje. En este modo, el control de corriente depende de la región de depleción formada entre el canal y el pozo del MOSFET, lo que permite que el canal se pinche a medida que aumenta el voltaje negativo en el bulk.

El modo bulk-driven también permite extender la gama de voltaje común de entrada hacia valores más bajos de lo que sería posible con un MOSFET convencional. Sin embargo, esta técnica también tiene limitaciones, como la necesidad de mantener el bulk no polarizado en dirección directa con respecto al source, lo que puede complicar el diseño.

El reto de mantener una transconductancia constante en estos circuitos es una parte crucial del diseño. Sin la implementación adecuada de técnicas de compensación, los amplificadores pueden experimentar variaciones no lineales en su respuesta, lo que afectaría su desempeño en aplicaciones sensibles. Las soluciones basadas en transistores de canal n y p en paralelo, junto con el uso de técnicas como la conducción en modo bulk, ofrecen alternativas viables para los diseñadores de circuitos de amplificadores operacionales de bajo voltaje.

¿Cómo se modela el comportamiento de los transistores MOS y la implementación de componentes pasivos en procesos CMOS?

El comportamiento de los transistores MOS se puede describir utilizando modelos matemáticos que permiten comprender tanto la variación de corriente como la caída de tensión en el canal. Para ello, se asume que el transistor tiene un ancho $W$ en la dirección perpendicular a la página y que el voltaje de drenaje $v_{DS}$ es pequeño. La carga por unidad de área en el canal, $Q_I(y)$, se puede expresar mediante la ecuación

donde $C_{ox}$ es la capacitancia de óxido por unidad de área, $v_{GS}$ es el voltaje de puerta a fuente, $v(y)$ es el potencial de voltaje a lo largo del canal y $V_T$ es el voltaje umbral del transistor. A partir de esto, la resistencia por unidad de longitud $dy$ en el canal se puede escribir como

donde $n$ es la movilidad promedio de los electrones en el canal. A continuación, la caída de voltaje a lo largo del canal en la dirección $y$, referenciada al origen, es

lo que nos lleva a la ecuación general para la corriente $i_D$, integrando a lo largo del canal desde $y = 0$ hasta $y = L$:

Al realizar la integración, obtenemos la expresión para la corriente de drenaje $i_D$ en función de la tensión $v_{DS}$:

lo que es conocido como la ecuación de Sah. Esta expresión es válida cuando $v_{GS} \geq V_T$ y $v_{DS} \leq v_{GS} - V_T$, así como para longitudes $L$ mayores que el valor mínimo permitido para $L$. Este modelo es útil para la simulación de circuitos integrados que incorporan transistores MOS, ya que proporciona una representación precisa del comportamiento del transistor en condiciones específicas de operación.

En cuanto a los transistores de canal p, su funcionamiento es prácticamente el mismo que el de los transistores de canal n, pero con una inversión en las polaridades de voltaje y corriente.

Cuando se trata de componentes pasivos compatibles con los procesos de fabricación de dispositivos MOS, los capacitores y resistores desempeñan un papel esencial. Los capacitores, por ejemplo, son fundamentales en el diseño de circuitos analógicos integrados. Se utilizan en compensaciones de amplificadores, como componentes determinantes del ancho de banda en filtros gm/C, en filtros de condensadores conmutados, y en conversores digital-analógico. Las características deseables para estos capacitores incluyen una alta precisión en la coincidencia, baja dependencia del voltaje, alta capacitancia por unidad de área y baja dependencia térmica.

En los procesos CMOS analógicos, los capacitores pueden ser fabricados con placas de polisilicio o con placas metálicas. En procesos submicrónicos modernos, se emplean capacitores MiM (metal-aislante-metal) debido a su rentabilidad, facilidad de fabricación y adecuación a las especificaciones mencionadas anteriormente. Estos capacitores se construyen añadiendo una capa metálica adicional antes de la última capa de interconexión, sobre una región de óxido fino que separa las capas metálicas.

Existen también capacitores construidos utilizando un pozo n bajo un transistor de canal n. Aunque estos capacitores no tienen un coeficiente de voltaje tan bajo como los capacitores MiM, se caracterizan por una alta capacitancia por unidad de área y una buena capacidad de coincidencia. Son ampliamente utilizados en procesos CMOS convencionales debido a su fácil fabricación, ya que no requieren pasos adicionales o máscaras especiales.

En procesos digitales puros, que no están diseñados específicamente para aplicaciones analógicas, los capacitores deben ser construidos a partir de dos o más capas de interconexión existentes. Los capacitores construidos solo con capas metálicas se conocen como capacitores MOM (metal-óxido-metal) o capacitores en dedos, si se construyen utilizando dedos interdigitados. Estos capacitores suelen presentar una menor capacitancia por unidad de área y una mayor variabilidad de capacitancia en comparación con los capacitores MiM, pero tienen una mayor calidad $Q$, lo que los hace adecuados para aplicaciones de radiofrecuencia (RF).

Es importante destacar que la precisión en la coincidencia de capacitores fabricados en procesos CMOS digitales es del orden del 1-2%, con un coeficiente de voltaje inferior a 50 ppm/V y un coeficiente de temperatura menor a 50 ppm/°C. Además, la variabilidad de la capacitancia debido a las fluctuaciones térmicas tiende a cancelarse cuando se consideran dos capacitores en el mismo sustrato, lo que minimiza el impacto de las variaciones térmicas en la precisión de la coincidencia. Sin embargo, los coeficientes de voltaje pueden afectar negativamente el rendimiento de los circuitos muestreados si no se minimizan adecuadamente.

Por último, es fundamental comprender la influencia de las capacitancias parásitas asociadas a los capacitores, que son inevitables debido al tamaño, diseño y tecnología de fabricación del capacitor. Estas capacitancias parásitas pueden dar lugar a errores significativos en circuitos de datos muestreados y deben ser cuidadosamente modeladas y consideradas en el diseño de sistemas analógicos.

¿Cómo mejorar la relación de rechazo de alimentación (PSRR) en amplificadores operacionales de dos etapas?

En el diseño de amplificadores operacionales (op-amps) de dos etapas, especialmente los que no cuentan con un búfer, uno de los mayores desafíos es la interferencia de la alimentación externa, conocida como PSRR (Power-Supply Rejection Ratio, por sus siglas en inglés). Este problema se intensifica a medida que las frecuencias aumentan y más circuitos se integran en un solo chip. Una solución comúnmente propuesta es utilizar múltiples cables de unión paralelos para reducir la inductancia de los cables de alimentación desde la fuente externa hasta el sustrato o pozo del chip. Además, las anillos de guarda son efectivos solo cuando cuentan con su propio cable de unión externo, evitando así compartirlos con otras áreas que tengan el mismo potencial de corriente continua (DC).

Cuando el amplificador operacional es diseñado físicamente, se deben realizar dos pasos esenciales. El primero consiste en verificar que el diseño físico coincida con el esquema eléctrico. Esto se logra mediante una herramienta CAD llamada "Layout Versus Schematic" (LVS), que garantiza que no existan errores de conexión ni omisiones en el diseño. El segundo paso importante es extraer las parasitarias del circuito, es decir, las capacitancias y resistencias no deseadas derivadas del diseño físico. Una vez que estas parasitarias se han extraído, se realiza nuevamente la simulación para verificar que el desempeño del circuito cumple con las especificaciones. Si los resultados son satisfactorios, el circuito está listo para ser fabricado.

Sin embargo, la presencia de parasitarias siempre representa un obstáculo, ya que pueden modificar de forma inesperada las características de rendimiento del amplificador, especialmente en frecuencias altas. La interacción de las parasitarias con las señales de alimentación puede generar ruido, lo cual se refleja directamente en la disminución del PSRR, afectando el rendimiento global del dispositivo.

Para ilustrar este problema, es útil analizar el comportamiento de un amplificador operacional de dos etapas bajo condiciones ideales y reales. Al conectarlo en un modo de ganancia unitaria y aplicar una señal alterna (AC) a la fuente de alimentación, el PSRR puede calcularse como la relación entre la ganancia diferencial del amplificador y la ganancia del ruido inducido por el ripple de la fuente de alimentación. Este análisis demuestra cómo la señal de alimentación, a medida que se transmite a través de las etapas del amplificador, afecta su salida.

En cuanto al cálculo específico de la PSRR para amplificadores de dos etapas, uno debe tener en cuenta una serie de factores que intervienen en el desempeño del amplificador. Las capacitancias parasitarias (CI, CII) y las conductancias de los transistores de cada etapa (gm, gds) juegan un papel crucial en la forma en que el ripple de la alimentación se transfiere al circuito. Al resolver las ecuaciones nodales correspondientes, se puede determinar que, a medida que la frecuencia de operación aumenta, el PSRR disminuye de manera significativa, lo que se traduce en una mayor susceptibilidad al ruido de la alimentación.

El modelo más simple para entender este fenómeno es el que asume que las capacitancias parasitarias tienen un efecto dominante sobre la transmisión de la señal de alimentación al amplificador. A bajas frecuencias, el PSRR se mantiene relativamente alto, pero a medida que la frecuencia aumenta, la impedancia de las capacitancias se reduce, permitiendo que el ripple de la alimentación se acople más fácilmente al amplificador y afecte su salida.

El factor que contribuye más a la baja PSRR en estos amplificadores es la forma en que los transistores de la etapa de salida (M6, M7) están sesgados. Este sesgo, que depende de la corriente de M7, obliga a la puerta de M6 a seguir el comportamiento de VDD, lo que provoca que las fluctuaciones en la alimentación se traduzcan en cambios en la señal de salida. A frecuencias altas, la ganancia de esta ruta de alimentación a salida se aproxima a la unidad, lo que resulta en una PSRR deficiente.

Es importante notar que este problema de PSRR se presenta especialmente cuando el amplificador no tiene una etapa de búfer, lo que limita la capacidad de desacoplar la salida de las influencias de la alimentación. Los amplificadores con etapas de búfer pueden ser una solución para mitigar este efecto, ya que ofrecen una mejor separación entre la fuente de alimentación y la señal de salida. Sin embargo, esta mejora viene con el costo de un aumento en la complejidad y el tamaño del diseño.

En este contexto, también es esencial considerar las técnicas de mitigación que se pueden aplicar en el diseño físico del amplificador, como el uso de anillos de guarda o una adecuada disposición de las rutas de conexión para minimizar las inductancias parasitarias. Además, el uso de técnicas avanzadas de compensación en la etapa de salida puede ayudar a mejorar la PSRR, al reducir la sensibilidad del amplificador a las variaciones de la fuente de alimentación.

Es crucial entender que el diseño de amplificadores operacionales no solo depende de la selección de los componentes adecuados, sino también de la integración de las interacciones físicas entre las diversas etapas del circuito. Una optimización completa del PSRR debe considerar tanto el diseño eléctrico como el físico del sistema, lo que incluye la disposición de los transistores, las capacitancias parasitarias y las rutas de alimentación. A medida que las frecuencias aumentan y los diseños se vuelven más complejos, la capacidad para controlar estos factores se convierte en una habilidad clave para lograr amplificadores de alto rendimiento.