En los comparadores, el tiempo de retraso de propagación es una variable crucial en su rendimiento, ya que define cuánto tarda la salida en reaccionar ante un cambio en la entrada. Este tiempo es especialmente importante cuando se trata de aplicaciones de alta velocidad, como en sistemas de comunicación y control. El comportamiento del comparador, en particular, su capacidad para generar una salida precisa y rápida, depende en gran medida de varios factores que interactúan entre sí, entre los cuales se encuentran la sobrecarga de entrada, la ganancia del sistema y la tasa de variación de la señal.

Uno de los principales factores que influye en el tiempo de retraso de propagación es la magnitud de la sobrecarga aplicada a la entrada del comparador. Si el voltaje de entrada es significativamente mayor que el valor mínimo requerido para activar el comparador (denotado como Vin(min)V_{\text{in(min)}}), el tiempo de retraso se reduce considerablemente. Este comportamiento es descrito por la ecuación:

tp=tcln⁡(a2k)(8.1-7)t_p = t_c \ln\left( \frac{a}{2k} \right) \quad \text{(8.1-7)}

Donde tpt_p es el tiempo de retraso de propagación, tct_c es el tiempo característico, aa es una constante que depende de las características del comparador, y kk es el factor que describe cuán grande es la entrada en relación con el umbral mínimo. En términos prácticos, a medida que aumenta la sobrecarga de entrada, el comparador opera más rápidamente, disminuyendo el tiempo de retraso.

Sin embargo, cuando se alcanza una sobrecarga excesiva, el comparador entra en un modo de operación de gran señal, donde las limitaciones en la corriente disponible para cargar o descargar los capacitores internos del comparador introducen un límite en la velocidad de respuesta. Este fenómeno se conoce como "límite de velocidad de variación" o "slew rate". Cuando el tiempo de retraso es determinado por el límite de velocidad de variación, la ecuación correspondiente es:

tp=ΔVSRt_p = \frac{\Delta V}{\text{SR}}

Donde ΔV\Delta V es la diferencia de voltaje entre los niveles altos y bajos de la salida, y SR\text{SR} es la tasa de variación. En este caso, el factor más importante para reducir el tiempo de retraso es aumentar la capacidad de corriente del comparador, es decir, la capacidad para generar o absorber corriente en el circuito de salida.

La resolución del comparador, que determina cuán pequeña puede ser la diferencia de voltaje de entrada para provocar un cambio en la salida, también juega un papel fundamental en la caracterización del rendimiento. Esta resolución depende de la ganancia del comparador y de los valores de los voltajes de salida VOHV_{\text{OH}} y VOLV_{\text{OL}}. En configuraciones de comparadores de dos etapas, la ganancia Av(0)A_v(0) y la resolución de entrada Vin(min)V_{\text{in(min)}} están relacionadas por:

Vin(min)=VOH−VOLAv(0)V_{\text{in(min)}} = \frac{V_{\text{OH}} - V_{\text{OL}}}{A_v(0)}

Por lo tanto, un comparador de dos etapas, que combina amplificadores operacionales sin compensación, es una opción común para aplicaciones que requieren una alta velocidad y un bajo tiempo de retraso. Estos comparadores operan en modo abierto, lo que significa que no es necesario realizar ajustes de compensación, lo que maximiza su ancho de banda y, por ende, su capacidad de respuesta rápida.

En un comparador de dos etapas, la respuesta a una señal de entrada depende de los polos de salida de cada etapa. La frecuencia de respuesta del comparador, dada por los polos p1p_1 y p2p_2, se expresa como:

Av(s)=Av(0)(s−p1)(s−p2)A_v(s) = \frac{A_v(0)}{(s - p_1)(s - p_2)}

Donde p1p_1 y p2p_2 son los polos que caracterizan la dinámica del comparador, y ss es la variable de Laplace. Estos polos están relacionados con las capacitancias de las etapas de salida y con las características de los transistores que conforman el comparador. Cuando la señal de entrada es mayor que el valor mínimo, la respuesta del comparador se ajusta a los valores definidos por estos polos, y la amplitud de la salida se limita por el voltaje máximo de salida VOHV_{\text{OH}}.

En situaciones donde el comparador se encuentra con una señal de entrada más grande que la mínima, el tiempo de respuesta se ajusta dependiendo de la tasa de variación del comparador, y si esta tasa no es suficiente, se pueden observar respuestas limitadas por el slew rate. Este comportamiento se puede modelar a través de ecuaciones que describen cómo la salida del comparador cambia con el tiempo:

vout(t)=Av(0)Vin(1−e−tτ1)(8.2-6)v_{\text{out}}(t) = A_v(0) V_{\text{in}} \left(1 - e^{ -\frac{t}{\tau_1}}\right) \quad \text{(8.2-6)}

Donde τ1\tau_1 es el tiempo asociado al primer polo p1p_1. Cuando el comparador está operando en condiciones de alta sobrecarga, la salida puede volverse una rampa si la tasa de variación es superada, lo que indica que el comparador está alcanzando su límite de velocidad.

El análisis de estos tiempos de retraso de propagación y la influencia de la sobrecarga es esencial para optimizar el comportamiento de los comparadores en diversas aplicaciones. Es importante que el diseño de un comparador considere tanto la resolución del sistema como las capacidades de corriente y la velocidad de respuesta, para evitar que el sistema se vea afectado por los límites de la tasa de variación.

¿Cómo afectan los circuitos de muestra y retención (S/H) a la precisión de un convertidor analógico-digital?

Los circuitos de muestra y retención (S/H) son componentes esenciales en los convertidores analógico-digitales (ADC), ya que permiten almacenar temporalmente una señal analógica para su posterior conversión. Estos circuitos funcionan en dos fases: la fase de "muestra", en la que se captura el valor de la señal de entrada, y la fase de "retención", en la que se mantiene constante el valor capturado hasta el siguiente ciclo de muestreo. La precisión de estos circuitos depende de varios factores, como el tiempo de asentamiento, el jitter del reloj y la eficiencia de los componentes utilizados en su implementación.

Uno de los aspectos clave en la operación de un circuito S/H es el tiempo de asentamiento, que determina cuánto tiempo tarda la señal en estabilizarse después de un cambio en la entrada. La ecuación que describe la respuesta de un amplificador con ganancia unitaria, cuando se realiza un cambio de paso en la entrada, se expresa como:

vout(t)=1−24×e−0.5GBtsin⁡(23×GB×t)+v2vout(t) = 1 - 24 \times e^{ -0.5GBt} \sin(23 \times GB \times t) + v_2

Este comportamiento se puede modelar de manera más precisa observando el error entre el voltaje deseado y el voltaje de salida, el cual disminuye exponencialmente con el tiempo. La relación entre el tiempo de asentamiento (ts) y la resolución del ADC es inversa, lo que significa que a mayor resolución, mayor será el tiempo de asentamiento necesario. Este fenómeno se puede describir con la ecuación:

ts=1GB(31.3863N+1.6740)ts = \frac{1}{GB} \left(31.3863N + 1.6740\right)

Esta ecuación muestra que la resolución del ADC tiene un impacto directo en el tiempo que tarda en estabilizarse el valor de la señal muestreada. Por ejemplo, en un ADC de 10 bits, un amplificador de ganancia unitaria con un ancho de banda de 1 MHz requiere 2.473 microsegundos para alcanzar una precisión de 10 bits.

Los circuitos de S/H con condensadores conmutados ofrecen ventajas en términos de precisión, al eliminar el efecto de la inyección de carga y la alimentación del reloj, factores que pueden depender de la entrada. Para mejorar aún más la precisión, algunos circuitos S/H incluyen configuraciones diferenciales, que ayudan a reducir el rechazo de la fuente de alimentación (PSRR), la cancelación de armónicos impares y la reducción de la inyección de carga.

Una variante común de los circuitos S/H utiliza un puente de diodos, como el mostrado en el diagrama de la figura 9.5-10. En esta configuración, los diodos se polarizan hacia adelante cuando se activan las fuentes de corriente, permitiendo que la señal de entrada se conecte al condensador de retención. Durante la fase de retención, cuando las fuentes de corriente se apagan, los diodos se polarizan en reversa, aislando así el condensador de la entrada. Este diseño tiene la ventaja de reducir el "feedthrough" del reloj, lo que mejora la precisión del circuito.

Los comparadores también pueden ser utilizados como una función de muestra y retención, especialmente cuando están sincronizados con el reloj. Estos comparadores son útiles para tomar instantáneas de la señal de entrada y proporcionar una salida binaria. Sin embargo, uno de los principales desafíos de los comparadores con reloj es la distorsión debido a la dispersión y el jitter del reloj.

En los circuitos de retroalimentación o configuraciones de lazo cerrado, los amplificadores operacionales son comunes para cargar y descargar rápidamente el condensador de retención. Estas configuraciones permiten un mayor grado de precisión, pero a costa de una mayor complejidad y menor velocidad.

En cuanto a los circuitos de S/H que utilizan conmutadores de condensador, algunos diseños avanzados se enfocan en la cancelación de offset de los amplificadores operacionales. Esto es esencial para evitar errores de precisión en la fase de retención, especialmente cuando se están manejando señales de alta frecuencia.

Uno de los aspectos menos discutidos pero cruciales para la precisión de un ADC es el "aperture jitter". Este fenómeno se refiere a la variabilidad en el tiempo de muestreo debido a la inexactitud del reloj. Cuando ocurre jitter, la señal analógica muestreada se desplaza levemente en el tiempo, lo que genera una incertidumbre en el valor muestreado. Este error introduce ruido en la señal de salida, lo que afecta directamente el rango dinámico del convertidor. La magnitud de este ruido se puede expresar como:

ΔV=dVdt⋅Δt\Delta V = \frac{dV}{dt} \cdot \Delta t

Si el jitter del reloj es demasiado alto, como en el caso de una variación de 100 ps para una señal de entrada de 1 MHz, la desviación resultante puede alcanzar valores significativos, afectando el rendimiento del ADC.

Es importante tener en cuenta que los circuitos S/H no solo deben ser diseñados para cumplir con las especificaciones de resolución y tiempo de asentamiento, sino que también deben considerar factores como la inmunidad al ruido, la precisión del reloj y la correcta implementación de los componentes. Además, los circuitos S/H diferenciales, conmutados por capacitores y configuraciones de retroalimentación ofrecen ventajas particulares dependiendo de la aplicación. Sin una correcta implementación y ajuste, incluso los ADC de alta resolución pueden verse comprometidos por estos factores.

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